基于FPGA和Nios II軟核的紙張測(cè)量裝置

張國(guó)亮，劉恒，李建勛，董千恒，路家琪

（南京信息工程大學(xué)電子信息與工程學(xué)院，江蘇南京，210044）

0 引言

隨著時(shí)代的發(fā)展，紙張已經(jīng)廣泛應(yīng)用于人類生活的各個(gè)領(lǐng)域。但隨著紙張的廣泛應(yīng)用，紙張測(cè)量計(jì)數(shù)問(wèn)題亟需解決方案，目前常見(jiàn)的紙張測(cè)量的方案：一是用FDC2214電容傳感器測(cè)量紙張電容，通過(guò)數(shù)據(jù)擬合來(lái)獲得紙張數(shù)量[1]。雖然該方法案?jìng)鞲衅鞯玫降臄?shù)據(jù)快速準(zhǔn)確，但是振蕩范圍較小，若超出上限，則無(wú)法測(cè)量。二是利用多諧振蕩器再通過(guò)單片機(jī)測(cè)頻率[2]，此類方法雖然對(duì)測(cè)量電容大小沒(méi)有限制，但是測(cè)量頻率的方法通常為測(cè)周法和測(cè)頻法，這兩種測(cè)量頻率的方法極易引入誤差，測(cè)量的精度不如第一種方案。結(jié)合上述背景，本文以FPGA為控制核心，Nios II軟核為運(yùn)算核心，從NE555振蕩電路電容與的頻率對(duì)應(yīng)關(guān)系，通過(guò)等精度頻率測(cè)量和數(shù)字濾波等算法，精確測(cè)量紙張數(shù)量并實(shí)時(shí)顯示和語(yǔ)音播報(bào)當(dāng)前紙張數(shù)量，提高了測(cè)量的量程、精度以及魯棒性。

1 原理分析及計(jì)算

1.1 紙平行板電容器的理論分析

平行板電容器由兩塊相互平行的導(dǎo)體極板，中間夾以電介質(zhì)構(gòu)成，結(jié)構(gòu)如下圖1所示。平行板電容器的電容量與兩導(dǎo)體極板之間的相對(duì)面積s和電介質(zhì)材料的相對(duì)介電常數(shù)εr成正比，與兩極板間距離d成反比。平板電容器電容的計(jì)算公式如下：

圖1 平行板電容器模型

式（1）中：s為兩導(dǎo)體極板的相對(duì)面積；ε0為真空介電常數(shù)；εr為相對(duì)介電常數(shù)（取決于電介質(zhì)特性）；d為兩導(dǎo)體極板的絕對(duì)距離。

假如將紙張（此處使用得力70g的A4紙）填入兩導(dǎo)體極板作為電解質(zhì)，則該平行板電容器，則變?yōu)榧堧娙萜?，同理式?）中的d即為紙張厚度，εr為紙張的相對(duì)介電常數(shù)，當(dāng)填入不同紙張數(shù)量時(shí)式（1）中的相對(duì)面積s，真空介電常數(shù)ε0，相對(duì)介電常數(shù)εr均為固定值，則該電容器的電容值僅取決于紙張的厚度，即紙張的數(shù)量。

1.2 多諧振蕩器理論分析

多諧振蕩器電路包括固定電阻R1、R3,電容C1、C2，二極管D1、D2,可變電阻R2及NE555芯片，電源為+5V，電路如圖2所示。

圖2 多諧振蕩器電路圖

圖2中，電阻R2、R3及二極管D1、D2構(gòu)成等效電阻R。調(diào)節(jié)可變電阻R2和電容C1即可改變輸出方波的頻率，其中電路輸出的方波高、低電平時(shí)間為T1和T2,周期為f，有：

根據(jù)上述原理只需改變電容C1的值就可改變輸出方波的頻率，方波高電平為+5V，低電平為0V，方波從S端輸出[3]。

1.3 等精度頻率測(cè)量理論分析

現(xiàn)有測(cè)頻式紙張測(cè)量裝置，測(cè)量頻率的方法為測(cè)頻法和測(cè)周法，當(dāng)待測(cè)信號(hào)頻率較低時(shí)采用測(cè)周法，當(dāng)待測(cè)信號(hào)頻率較高時(shí)采用測(cè)頻法。測(cè)周法的誤差主要來(lái)源于基準(zhǔn)時(shí)鐘信號(hào)和計(jì)數(shù)值，其次在閘門開(kāi)始時(shí)，計(jì)數(shù)器不一定開(kāi)始工作。測(cè)頻法的誤差主要來(lái)源于閘門時(shí)間，并且測(cè)量頻率越低相對(duì)誤差越大，實(shí)際工程中常將兩種方法結(jié)合來(lái)使用，但精度依舊不能滿足該類裝置的要求。

相較于上述兩種測(cè)量頻率的方法，等精度頻率測(cè)量的最大特點(diǎn)是門控信號(hào)不唯一，門控信號(hào)是隨著被測(cè)信號(hào)頻率改變而改變的，該方法不僅測(cè)量精度高，而且在所有頻率測(cè)量精度都一樣，滿足本裝置的要求。在實(shí)際測(cè)量時(shí)，只需要將待測(cè)信號(hào)接入FPGA,利用D觸發(fā)器將待測(cè)信號(hào)打兩拍，異步信號(hào)轉(zhuǎn)為同步信號(hào)，然后FPGA兩個(gè)計(jì)數(shù)器開(kāi)始計(jì)時(shí)工作，計(jì)數(shù)器1采集待測(cè)信號(hào)的上升沿?cái)?shù)，計(jì)數(shù)器2采集此時(shí)的時(shí)鐘信號(hào)的上升沿?cái)?shù)。當(dāng)計(jì)數(shù)器1計(jì)數(shù)到NX時(shí)，計(jì)數(shù)器1、2同時(shí)停止工作，此時(shí)計(jì)數(shù)器2的計(jì)數(shù)值為NCLK,假設(shè)FPGA的時(shí)鐘頻率為F，則待測(cè)信號(hào)的頻率計(jì)算：

2 系統(tǒng)方案

將兩塊金屬極板分別粘貼在兩塊亞克力板上，并保持金屬板上下對(duì)齊，將一定數(shù)量的A4紙放入兩極板并夾緊，F(xiàn)PGA對(duì)當(dāng)前多諧振蕩器頻率的輸出信號(hào)進(jìn)行采集運(yùn)算,計(jì)算出的諧振頻率通過(guò)串口通信，送給FPGA內(nèi)部的Nios II軟核進(jìn)行數(shù)據(jù)的處理和分析，最終能夠計(jì)算出當(dāng)前的電容值和紙張數(shù)量以及判斷當(dāng)前電容是否短路，并將結(jié)果顯示在TFT屏幕上，同時(shí)將分析所得結(jié)果傳輸給FPGA，通過(guò)FPGA驅(qū)動(dòng)語(yǔ)音播報(bào)模塊，進(jìn)行實(shí)時(shí)語(yǔ)音播報(bào)。測(cè)量裝置如圖3所示。

圖3 測(cè)量裝置總體框圖

3 系統(tǒng)設(shè)計(jì)

3.1 系統(tǒng)實(shí)物結(jié)構(gòu)

將兩金屬極板粘在兩塊亞克力板的相同位置上，再將兩塊亞克力板對(duì)齊，再亞克力板的四角鉆孔，利用銅柱固定兩塊亞克力板的相對(duì)位置，使得每次測(cè)量時(shí)極板的相對(duì)位置不發(fā)生改變，同時(shí)將亞克力板墊高，遠(yuǎn)離桌面避免噪音以及電磁干擾。兩金屬極板通過(guò)SMA射頻頭連接屏蔽線接入圖7的NE555多諧振蕩器中，多諧振蕩器中R1=R2= 2 00K?，TFTLCD通過(guò)排母接入FPGA，語(yǔ)音播報(bào)模塊通過(guò)杜邦線與FPGA相連，最終構(gòu)成了整個(gè)系統(tǒng)。

3.2 硬件設(shè)計(jì)

3.2.1 FPGA

本裝置選用ALTERA公司的Cyclone IV系列FPGA，具體芯片型號(hào)為EP4CE10F17C8，如圖4所示FPGA的時(shí)鐘為50MHz，搭載了FLASH、SDRAM等豐富的外設(shè)資源。如圖5和圖6所示，F(xiàn)PGA外接了M25P16芯片和W9825G6KH芯片，M25P16芯片是一款帶有先進(jìn)寫(xiě)保護(hù)機(jī)制和高速SPI總線訪問(wèn)的2M字節(jié)串行Flash存儲(chǔ)器，W9825G6KH芯片是一款256M字節(jié)的DDR存儲(chǔ)芯片，以上兩個(gè)芯片為FPGA運(yùn)行Nios II軟核奠定了基礎(chǔ)。

圖4 FPGA時(shí)鐘

圖5 FLASH原理圖

圖6 SDRAM原理圖

3.2.2 多諧振蕩器

本文裝置多諧振蕩器原理圖如圖7所示，該電路以NE555為核心，包括電阻R1、R2及電容C1、Cx，其中中Cx為待測(cè)的紙電容器。紙電容器兩端通過(guò)射頻線接入電路中。圖7電路在圖2的基礎(chǔ)上進(jìn)行了簡(jiǎn)化，并在電源與地之間增加了105電容和104電容，通過(guò)兩個(gè)電容對(duì)電源進(jìn)行濾波，濾掉電源的高頻雜波，消除了輸出方波上升沿時(shí)的毛刺，便于后續(xù)FPGA對(duì)輸出波形頻率的計(jì)算。

圖7 多諧振蕩器原理圖

由于R1，R2為定值，則可由式（6）得出，多諧振蕩器的振蕩頻率僅由紙電容器電容值所決定。由式（1）、（6）式得：

由式（7）得：多諧振蕩器的振蕩頻率與紙張數(shù)成正比。已知一張A4紙的厚度約為，在理想條件下，忽略紙張之間空隙的影響，可求得電容器每怎加一張紙，其電容上升2.77× 10-9F，振蕩器頻率約增加866Hz 。

3.2.3 TFTLCD屏

本裝置選用4.3寸TFTLCD電容屏其接線方式如圖8所示，通過(guò)FPGA的Nios II軟核驅(qū)動(dòng)該屏幕，在屏幕上顯示當(dāng)前諧振頻率和紙張數(shù)量，當(dāng)兩極板短接時(shí)會(huì)顯示報(bào)警信息。

圖8 TFTLCD接線方式

3.2.4 語(yǔ)音播報(bào)模塊

本裝置選用了以VS1053B芯片為核心的語(yǔ)音播報(bào)模塊，該模塊的電路如圖9所示。當(dāng)Nios II軟核將數(shù)據(jù)傳輸給FPGA后，F(xiàn)PGA可以驅(qū)動(dòng)該模塊播報(bào)當(dāng)前諧振頻率和紙張數(shù)量，當(dāng)兩極板短接時(shí)，會(huì)發(fā)出相應(yīng)的語(yǔ)音提示。

圖9 語(yǔ)音播報(bào)模塊電路原理圖

3.3 軟件設(shè)計(jì)

3.3.1 系統(tǒng)軟件設(shè)計(jì)

本軟件設(shè)計(jì)是在quartus II環(huán)境下，用Verilog和C語(yǔ)言進(jìn)行編寫(xiě)的，F(xiàn)PGA工作流程如圖10所示，Nios II軟核工作流程如圖11所示。

圖10 FPGA工作流程圖

圖11 Nios II軟核工作流程圖

軟件的工作流程：系統(tǒng)上電后，所有功能模塊初始化，當(dāng)功能初始化結(jié)束，接著通過(guò)按鍵進(jìn)行自檢驗(yàn)校準(zhǔn)，防止不同環(huán)境溫濕度對(duì)紙張測(cè)量結(jié)果的影響。校準(zhǔn)完成后，將校準(zhǔn)數(shù)據(jù)進(jìn)行存儲(chǔ)，并以校準(zhǔn)數(shù)據(jù)制作查找表用以判斷相同規(guī)格的紙張的數(shù)量。正式測(cè)量時(shí)，將某一數(shù)量的紙張放入兩極板內(nèi)壓緊，之后FPGA將進(jìn)行等精度頻率測(cè)量，測(cè)量結(jié)束后將測(cè)量所得的頻率值傳輸給Nios II軟核進(jìn)行浮點(diǎn)數(shù)計(jì)算，Nios II計(jì)算完后將直接驅(qū)動(dòng)TFT顯示當(dāng)前紙張數(shù)量，同時(shí)將數(shù)據(jù)傳輸給FPGA用以驅(qū)動(dòng)語(yǔ)音播報(bào)模塊進(jìn)行紙張數(shù)量播報(bào)或發(fā)出報(bào)警。

3.3.2 卡爾曼數(shù)字濾波

由于實(shí)際制作的紙電容器具有邊緣效應(yīng)等情況，Cx的值是一個(gè)波動(dòng)的值，則多諧振蕩器的諧振頻率也是一個(gè)不穩(wěn)定的值，其波形如圖12所示。頻率不穩(wěn)定，則會(huì)影響校準(zhǔn)和測(cè)量的結(jié)果，為了避免這一現(xiàn)象對(duì)數(shù)據(jù)的影響，在數(shù)據(jù)計(jì)算時(shí)采用了卡爾曼數(shù)字濾波算法，利用FPGA采集10次諧振頻率，頻率值用f（ii為采集次數(shù)）來(lái)表示，fi對(duì)應(yīng)權(quán)重為ai，ai取值見(jiàn)表1。處理后的諧振頻率表示如下：

表1 權(quán)重ai的取值

圖12 多諧振蕩器實(shí)際輸出波形

4 測(cè)試

4.1 正常環(huán)境測(cè)試

在室溫條件下，將一定數(shù)量的A4紙放入兩極板中并夾緊，測(cè)量區(qū)間為1-90張紙，讀取TFT屏幕上的數(shù)值或者記錄語(yǔ)音播報(bào)的數(shù)值，同時(shí)讀取示波器上的頻率，將1-90張紙的部分?jǐn)?shù)據(jù)以及誤差分析依次計(jì)入到表2中，經(jīng)過(guò)測(cè)試本裝置在1-90張紙內(nèi)最大測(cè)量誤差為1.18%，在91-150張紙的最大測(cè)量誤差為4.02%。

表2 室溫下測(cè)量結(jié)果及誤差分析

測(cè)試結(jié)果分析：當(dāng)紙張數(shù)逐漸增加時(shí)，多諧振蕩器的諧振頻率也逐漸增加，但當(dāng)紙張數(shù)量超過(guò)一點(diǎn)程度時(shí)，雖然依舊呈現(xiàn)上升趨勢(shì)，但是線性分布以及不夠明顯。由式（3）可得，頻率應(yīng)該與紙張數(shù)量成正比，但是由于紙張的邊緣效應(yīng)等客觀因素，實(shí)際測(cè)試結(jié)果并非線性，但通過(guò)上述的卡爾曼數(shù)字濾波算法以及自檢驗(yàn)的過(guò)程，測(cè)量1～90張紙的誤差可以控制在1.18%以內(nèi)。

4.2 裝置抗干擾測(cè)試

由于熱漲冷縮原理，紙張的厚度在不同的溫度下是不同的，所以裝置的魯棒性極為重要，于是將本文裝置在恒溫實(shí)驗(yàn)環(huán)境中測(cè)試，并將測(cè)試結(jié)果以及誤差分析記錄在表3中。

表3 不同環(huán)境測(cè)量結(jié)果及誤差分析

由表3可得，本實(shí)驗(yàn)裝置在不同環(huán)境下，相同紙張數(shù)測(cè)量的頻率也略有不同。當(dāng)環(huán)境溫度高時(shí)，紙張由于受熱膨脹，每張紙的厚度略有上升，F(xiàn)PGA測(cè)得的頻率也相對(duì)偏高；當(dāng)環(huán)境溫度低時(shí)，紙張厚度略微降低，F(xiàn)PGA測(cè)得的頻率也相對(duì)偏低。但最后實(shí)際計(jì)算出來(lái)的紙張數(shù)量誤差依舊能夠控制在1.18%，故本系統(tǒng)在90張紙的量程內(nèi)，具有非常好的魯棒性。

5 總結(jié)

基于FPGA和Nios II軟核的紙張測(cè)量裝置可以完成在一定規(guī)格的紙張測(cè)量任務(wù)，具有成本低，速度快，誤差小，量程廣，魯棒性高的優(yōu)點(diǎn)。但由于紙張的邊緣效應(yīng)等導(dǎo)致紙張數(shù)量到達(dá)一定程度時(shí)，線性度不明顯，這一問(wèn)題對(duì)后續(xù)紙張測(cè)量精度影響較大。這個(gè)問(wèn)題我們會(huì)在后續(xù)的研究中進(jìn)一步改進(jìn)。