VHDL 硬件描述語言在數(shù)字電路設(shè)計中的應(yīng)用研究

張東瑩

（南京技師學院，江蘇南京，210023）

在數(shù)字電子技術(shù)應(yīng)用進程中，數(shù)字電路逐漸以集成電路為主要表現(xiàn)形式，對電路設(shè)計提供了較高要求。在邏輯器具有編程能力時，數(shù)字電路設(shè)計形式以硬件為運行環(huán)境，以計算機軟件為電路設(shè)計的開發(fā)主體，有效提升了電子設(shè)計發(fā)展能力，使其具備自動化設(shè)計效果。在仿真設(shè)計方面，對硬件描述語言的應(yīng)用，給予了較大認可，旨在縮短電子電路設(shè)計消耗時間，提升電路系統(tǒng)設(shè)計的應(yīng)用性能。

1 VHDL 硬件描述語言應(yīng)用特點

■1.1 基本結(jié)構(gòu)

（1）庫。在此項語言結(jié)構(gòu)中，完成數(shù)據(jù)定義、語言應(yīng)用說明、存儲數(shù)據(jù)程序包等。

（2）實體。此項語言要素，針對電路外觀給予語言描述，借助I/O 端口應(yīng)用，不具備邏輯描述功能。

（3）結(jié)構(gòu)體。此項語言要素，針對電路設(shè)計模塊予以描述，描述的是模塊所具備的邏輯功能，結(jié)構(gòu)體應(yīng)與實體形成關(guān)聯(lián)體系，以此確定實體輸入、信號輸出之間形成的內(nèi)在邏輯關(guān)系，便于電路設(shè)計實體能夠兼容多組結(jié)構(gòu)體。

■1.2 語言特點

（1）描述能力優(yōu)異。VHDL 語言具有較強的描述能力，可描述的電路種類，具體包括門級、系統(tǒng)級。對其描述的同時，能夠完成電路仿真設(shè)計，以此確定系統(tǒng)電路設(shè)計功能實現(xiàn)的可行性。

（2）較強的可移植性。在各類平臺、仿真工具中，可使用相同的語言進行描述[1]。

■1.3 設(shè)計流程

VHDL 語言電路設(shè)計期間，應(yīng)以電子系統(tǒng)為設(shè)計出發(fā)點，在頂層完成功能設(shè)計，繼而對各功能模塊逐一開展仿真設(shè)計，具體流程如圖1 所示。

圖1 VHDL 語言應(yīng)用程序示意圖

2 在數(shù)字電路設(shè)計中融合VHDL 硬件描述語言的應(yīng)用實踐

■2.1 單片機仿真設(shè)計

2.1.1 設(shè)計單片機的定時器模塊

在定時器模塊開展設(shè)計期間，應(yīng)結(jié)合原有的設(shè)計理念，完成功能有效劃分，保障裁剪操作的正確性。VHDL 語言借助寄存器的獨特應(yīng)用功能，比如控制管理進程、跟蹤運行狀態(tài)等，在信息傳輸作用下，達成遠程控制的設(shè)計效果?？刂祈椖俊⑦h程操作等功能設(shè)計，依托于定時器設(shè)計思想。語言融合在功能模塊中，在信號輸入時，能夠重新配置定時器的各項數(shù)據(jù)，轉(zhuǎn)化原有信號傳輸形式，使其形成具有標準性格式的信號，以此達成遠程控制目標。

VHDL 語言設(shè)計期間，主要設(shè)計方向有三個：其一設(shè)計模塊，在信號輸出完成時，對信號采取轉(zhuǎn)換措施，同時完成信號的完整存儲；其二設(shè)計模塊，有效采集脈沖輸入模塊的各項信息，便于生成控制信號，比如計數(shù)器、定時器；其三設(shè)計模塊，讓VHDL 語句作為控制信號的主要組成，借助兩個控制信號，提升控制信息的運作能力，以信號差異性為主體，形成系統(tǒng)性定時器控制程序。

“生態(tài)移情”實質(zhì)上更深刻、系統(tǒng)地表達了一種整體論的移情與認同思想。在這種意義上，“生態(tài)移情”能夠能動地引導人們?nèi)ピO(shè)身處地的愛護動物，自覺地保護生物多樣性，從而實現(xiàn)人與自然界其他物種的和諧相處。

2.1.2 設(shè)計單片機的UART 串口

（1）RAM 存儲器，作為單片機數(shù)據(jù)存儲的關(guān)鍵單元，同時能夠依據(jù)程序堆棧區(qū)的實際情況，完成數(shù)據(jù)有效分類。在信息存儲容量視角觀之，CPU 與RAM 兩個單元在設(shè)計期間，并未表現(xiàn)出較大差異。因此，保持RAM 存儲單元與單片機接口處于有效連接狀態(tài)，完成模塊設(shè)計。

（2）ROM 單元功能是完成單片機參數(shù)固定控制，針對單片機存儲數(shù)據(jù)加以分析。與RAM 相比時，此單元設(shè)計的關(guān)鍵表現(xiàn)在信息存儲功能方面。ROM 單元在系統(tǒng)有序運行期間，能夠調(diào)整信息存儲位置、信息存儲數(shù)量。一般情況下，如若存儲信息不小于16 位，單片機將會以自動跳轉(zhuǎn)形式完成存儲。

（3）FIFO 單元設(shè)計，能夠提升邏輯電路設(shè)計的精準性。FIFO 單元在設(shè)計期間，常用的設(shè)計形式為直接調(diào)取例化庫元件形式，增強庫元件電路設(shè)計能力，借助VHDL 語言完成相應(yīng)調(diào)節(jié)，與功能模塊形成聯(lián)合體系，形成系統(tǒng)性語言設(shè)計效果。單片機系統(tǒng)中完成FIFO 單元連接，其邏輯電路、語言應(yīng)用等設(shè)計，將會獲得更高的應(yīng)用靈活性，具備多樣性應(yīng)用性能。

2.1.3 設(shè)計單片機的數(shù)據(jù)轉(zhuǎn)換器

數(shù)據(jù)轉(zhuǎn)換器在單片機系統(tǒng)中具有較高應(yīng)用頻率，作為信息處理集中單元，能夠有效整合各項數(shù)字化語言，使其形成多樣化組合的信息模擬量。單片機系統(tǒng)中的分立元件，在應(yīng)用與功能方面表現(xiàn)出優(yōu)異的獨立性。因此，在設(shè)計單片機系統(tǒng)中的數(shù)據(jù)轉(zhuǎn)換器時，應(yīng)強化功能獨立應(yīng)用特性，最大化發(fā)揮單片機的應(yīng)用優(yōu)勢。轉(zhuǎn)換器在設(shè)計期間，應(yīng)在信息處理終端程序中完成信號輸送，繼而借助復位處理形式完成數(shù)據(jù)高效數(shù)據(jù)，將數(shù)據(jù)信息劃分為兩類，一類為工作信息，另一類為控制信息。工作與控制兩類信息，在經(jīng)由濾波器時，能夠?qū)π畔?yīng)用性能加以判斷，在確定數(shù)據(jù)真實性的基礎(chǔ)上，系統(tǒng)將信息傳輸至CPU 管理程序中[2]。

■2.2 數(shù)字時鐘仿真設(shè)計

數(shù)字電子時鐘的電路設(shè)計，應(yīng)用的是典型時序邏輯電路，在日常生活中獲得了廣泛應(yīng)用。以VHDL 語言為基礎(chǔ)，開展數(shù)字電子時鐘的電路設(shè)計，設(shè)計成果具有較強的可移植優(yōu)勢，在共享與復用等方面具有較高應(yīng)用便利。

數(shù)字時鐘在仿真設(shè)計期間，應(yīng)確定其功能模塊，具體包括分頻、計時、報時、顯示四個單元。在設(shè)計仿真完成時，將會生成相應(yīng)的模擬元件，模擬元件將會以底層文件形式，完成文件存儲。借助元件例化語言，完成數(shù)字時鐘整體程序的電路設(shè)計與編寫。

(1)分頻模塊

針對輸出信號開展分頻處理，以此獲取1Hz 輸入信號。以分頻器為基礎(chǔ)，開展電路設(shè)計，是以計數(shù)器電路為主要設(shè)計形式，借助多級二進制計數(shù)器完成電路設(shè)計。分頻倍數(shù)設(shè)定為100，開展至少三次分頻操作，將會獲得秒級時鐘信號。

(2)計時模塊

計時模塊含有三個組成要素，分別為秒級計時單元、分鐘計時單元、小時計時單元。秒與分兩個計時單元，在對其設(shè)計計數(shù)器時，使用六十進制設(shè)計形式。小時計時器在電路設(shè)計期間，使用的算法為二十四進制。將三級計數(shù)器分別從輸入邏輯電路中，形成秒、分鐘、小時三個等級的計數(shù)形式，達成計時功能電路設(shè)計效果。秒級脈沖信號，傳輸至計數(shù)器時，將會獲取秒、分鐘、小時各級參數(shù)，包括個位、十位。

(3)報時模塊

報時模塊的作用在于，當時間為整點時，模塊輸入信號設(shè)定為min，其中min1、2 的取值均設(shè)定為00，alarm 報時時間輸入形式為高電平，報時持續(xù)周期為1 分鐘，alarm報時設(shè)定為整點時，將會在設(shè)定時間發(fā)出高電平，報時周期持續(xù)至min 值超過0，即報時時間將會持續(xù)一分鐘。

(4)顯示模塊

使用數(shù)碼管顯示時間計數(shù)結(jié)果。

(5)系統(tǒng)整體設(shè)計

在各模塊設(shè)計的文件，以底層文件形式完成存儲，同時使用例化語句完成頂層程序設(shè)計，使用PORT MAP 語句，有序連接各模塊引腳。

■2.3 時間控制器的仿真設(shè)計

軟件環(huán)境選擇為Quartus，編程語言確定為VHDL。在不改變原有時鐘電路形態(tài)的同時，對其開展功能完善，以此達成各類作息時間的時鐘提醒功能。

(1)設(shè)計理念

結(jié)合實際人群的作息習慣，設(shè)定個性化時間提示的作息控制器。在此程序設(shè)計中，提示功能、模式設(shè)計作為關(guān)鍵環(huán)節(jié)。借助VHDL 語言的編程優(yōu)勢，開展模塊化程序編寫設(shè)計，模塊包括分頻、時間優(yōu)化、計數(shù)、顯示。

(2)時間優(yōu)化的模塊設(shè)計

此模塊主要完成計時功能的前期設(shè)定，以手動形式完成信號輸入，在計時初期，調(diào)整計時器的最初狀態(tài)。計時器具有固定式最大計時功能，即相比24 小時少1 秒。與此同時，能夠手動完成時鐘分秒級誤差校準。如圖2 所示，為優(yōu)化電路設(shè)計示意圖。此模塊在設(shè)計期間，其單元組成包括非門、或門，或門為二選一。非門設(shè)計應(yīng)用為：將低電壓輸入值以高電壓形式完成輸出。二選一或門的設(shè)計應(yīng)用，旨在標準化電路運行狀態(tài)中，完成時鐘電路的手動操作[3]。

圖2 時鐘電路控制示意圖

(3)顯示模塊設(shè)計

此模塊在設(shè)計期間，其功能用于顯示計數(shù)器輸出信號的處理成果，借助各類編碼在LED 數(shù)碼管位置上，準確顯示計時結(jié)果，以此提升計時結(jié)果顯示的直觀性。在顯示模塊中，設(shè)定引腳d[3..0]的功能為：有效接收計時器模塊的傳輸信號。顯示模塊與計時器傳輸信號形成一一對應(yīng)的關(guān)系，便于傳輸信號的準確接收。設(shè)定引腳h[6..0]的功能為：處理傳輸信號予以顯示，將接收的計時器信號，編譯成時間顯示格式，顯示在數(shù)碼管區(qū)域，以此完成時鐘顯示模塊設(shè)計。

3 結(jié)論

綜上所述，VHDL 語言的有效應(yīng)用，提升了數(shù)字電路設(shè)計效果，以較強的系統(tǒng)描述能力，在多級層次完成了數(shù)字系統(tǒng)電路設(shè)計，提升了電路設(shè)計系統(tǒng)的應(yīng)用靈活性，縮短了電路設(shè)計所消耗的時候，增強了電路設(shè)計的應(yīng)用能力。VHDL語言以系統(tǒng)應(yīng)用為全局視角，具備較強的邏輯編輯能力，適用于電子工業(yè)行業(yè)，為數(shù)字電路設(shè)計行業(yè)發(fā)展奠定技術(shù)基礎(chǔ)。