數(shù)字鎖相環(huán)的相位噪聲分析

張占榮，王云飛，屈美霞，趙麗

（1.鄂爾多斯生態(tài)環(huán)境職業(yè)學(xué)院機(jī)電工程系，內(nèi)蒙古 鄂爾多斯 017010；2.鄂爾多斯生態(tài)環(huán)境職業(yè)學(xué)院基礎(chǔ)部，內(nèi)蒙古 鄂爾多斯 017010；3.山西大學(xué)軟件學(xué)院，山西 太原 030013）

現(xiàn)代頻率源一般是由直接頻率合成、間接頻率合成和直接數(shù)字頻率合成這三種合成技術(shù)實(shí)現(xiàn)的[1]。其中，最早出現(xiàn)的是直接合成頻率源，原理簡單，工作穩(wěn)定，但體積大，成本高。間接合成頻率源與直接合成技術(shù)相比，電路結(jié)構(gòu)稍顯復(fù)雜，但擁有集成度高、頻譜純凈、相位噪聲低、輸出信號穩(wěn)定、易調(diào)控等優(yōu)點(diǎn)。而直接數(shù)字頻率合成器的頻率切換快，分辨率高，但是電路更復(fù)雜，輸出信號的上限頻率不高。因此，兼顧上述優(yōu)點(diǎn)的數(shù)字鎖相環(huán)（digital phase-locked loop，DPLL）在電氣、雷達(dá)和自動化等領(lǐng)域中被廣泛應(yīng)用。

相位噪聲描述的是頻率信號的短期穩(wěn)定性，常被用來鑒別DPLL性能的好壞。在通信系統(tǒng)中，信號源后級的壓縮放大器和倍頻會導(dǎo)致相位噪聲的固有衰減。因此，噪聲的主要形式是相位噪聲，相位噪聲越小，對信號傳輸?shù)挠绊懺叫　．?dāng)信號源作為本振時，相位噪聲會與信號一同出現(xiàn)在解調(diào)端，惡化信噪比，進(jìn)而降低系統(tǒng)的分辨能力，增加誤碼率[2]。

因此，研究低相噪、高可靠性的數(shù)字頻率合成器是當(dāng)代鎖相技術(shù)發(fā)展的必然趨勢。研究相位噪聲的影響因素可以為優(yōu)化DPLL的相位噪聲提供可靠依據(jù)。

1 鎖相環(huán)基本理論

1.1 鎖相環(huán)的電路結(jié)構(gòu)

圖1給出了DPLL電路的基本結(jié)構(gòu)。晶體振蕩器（oscillator crystal，OSC）作為參考信號經(jīng)過R分頻器輸入鑒相器（phase detector，PD），PD比較參考信號與壓控振蕩器（voltage controlled oscilla?tor，VCO）輸出信號的相位，得到電壓信號，與二者的相位差成線性關(guān)系。環(huán)路濾波器將信號中的高頻分量和噪聲濾除后，送入VCO，輸出一個與其相對應(yīng)的頻率信號，反饋給PD，再次與OSC分頻后的相位進(jìn)行比較，直到二者相位差為零，進(jìn)入鎖定狀態(tài)，此時DPLL輸出一個頻率穩(wěn)定的單頻信號。

圖1 鎖相環(huán)電路結(jié)構(gòu)圖Fig.1 Circuit structure diagram of PLL

圖1中，KPD為鑒相增益即電荷泵增益，可以理解為電荷泵所提供的電流大??；Z（s）為環(huán)路濾波器阻抗；fOSC，fPD，fN和fVCO分別為參考信號頻率、鑒相頻率、反饋頻率和輸出頻率，其中fVCO=N fOSC/R。電路的開環(huán)傳輸函數(shù)為

式中：KVCO為VCO增益。

考慮整個閉環(huán)回路響應(yīng)可以得到對應(yīng)閉環(huán)傳輸函數(shù)為

1.2 相位噪聲定義

相位噪聲Sc（f）的定義如圖2所示，即在某一頻率處，1 Hz帶寬內(nèi)的單邊帶噪聲功率PSSB與總功率PS的比率，單位dBc/Hz，計(jì)算公式如下：

圖2 相位噪聲定義Fig.2 Definition of phase noise

2 振蕩器的相噪分析

鎖相環(huán)的輸入?yún)⒖季д窈蚔CO均屬于振蕩器。振蕩器的相位噪聲會隨著偏離載體頻率值的增大而升高，可以將其建模為[3]

式中：F為有源器件的噪聲系數(shù)；k為玻爾茲曼常數(shù)；T為溫度，K；P為有源器件的輸入功率；QL為電感的有載品質(zhì)因數(shù)。

由式（4）看出，輸入功率越高、溫度越低、噪聲系數(shù)越小，VCO的相位噪聲越小。若其他參數(shù)為定值，那么相位噪聲會隨著fVCO按20lg fVCO規(guī)律變化。QL被定義為工作頻率下電感的電抗與等效電阻實(shí)際比值，即QL=XL/RL。電感中的等效電阻會抑制回路的振蕩，因此為得到最佳相位噪聲，QL越大越好。

3 電荷泵的相噪分析

DPLL結(jié)合電荷泵與鑒頻鑒相器展現(xiàn)了優(yōu)于傳統(tǒng)鎖相環(huán)的線性范圍和捕獲時間。并且，電荷泵的前端器件所引入的噪聲均可看作在電荷泵輸出端產(chǎn)生的噪聲。

圖3是以LMX2541芯片組成的DPLL電路為例，對比仿真計(jì)算與實(shí)測的DPLL相噪特性曲線。

圖3 仿真計(jì)算與實(shí)測的DPLL噪聲曲線Fig.3 Curves of modeled DPLL noise and measurement

可以看出，DPLL綜合相位噪聲基本由閃爍噪聲（即1/f噪聲）和白噪聲組成，1 kHz頻偏內(nèi)的相噪則需要考慮參考信號噪聲的影響。對于早期的整數(shù)鎖相環(huán)和較低的鑒相頻率處，可以認(rèn)為白噪聲是鎖相環(huán)噪聲的主要來源。而在較高的鑒相頻率處，則需要考慮閃爍噪聲和白噪聲的組合。

3.1 閃爍噪聲特性

在測量過程中，通常采用高鑒相頻率、寬環(huán)路帶寬和固定頻率的低噪晶體振蕩器來測量1/f噪聲。其特性可以概況為以下幾點(diǎn)：

1）隨著頻偏的增大，噪聲會以10 dB/10倍頻程的速率惡化。利用這一特性可以區(qū)分1/f噪聲與20 dB/10倍頻程速率變化的參考信號噪聲。

2）不隨鑒相頻率變化。假設(shè)在fVCO保持不變的情況下，fPD增加M倍，相位噪聲隨之改善20lgM。然而，由于電荷泵輸出的脈沖數(shù)也變?yōu)樵瓉淼腗倍，相關(guān)噪聲隨之惡化20lgM，與之抵消。因此，1/f噪聲的凈影響與fPD無關(guān)。

3）隨著fVCO的升高，噪聲會增加20lg fVCO。在分頻值N不變的情況下，當(dāng)fVCO隨著fPD的提高而增加時，鑒相器的基底噪聲PDfloor也會增加，導(dǎo)致1/f噪聲惡化。當(dāng)fPD不變時，1/f噪聲會隨著N的增大而升高。因此，不管以哪種方式增大fVCO，均會引起1/f噪聲的惡化。

4）低于1 Hz頻偏處的噪聲幾乎沒有變化，可以忽略不計(jì)。

結(jié)合上述1/f噪聲的特性，可以采用下式中10 kHz歸一化頻偏（offset）和1 GHz歸一化fVCO來表征DPLL的閃爍噪聲。

式中：PN10kHz為10 kHz歸一化的DPLL噪聲基底。

3.2 白噪聲特性

DPLL的白噪聲特性有以下幾點(diǎn)：

2）隨著分頻值N的增加，白噪聲以10lgN的速率增加。盡管分頻值N增加K倍，會使噪聲增加20lgK，但為保持fVCO不變，fPD會隨之減小K倍，導(dǎo)致噪聲升高10lgK，因此增加分頻值N對白噪聲的凈影響為10lgN。

3）與閃爍噪聲不同，DPLL的白噪聲會隨著鑒相頻率同步變化。

根據(jù)上述分析的噪聲特性，可以將DPLL的白噪聲建模為

式中：PN1Hz為1 Hz標(biāo)準(zhǔn)化DPLL底噪，是不隨鑒相頻率等參數(shù)變化的指標(biāo)。

3.3 閃爍噪聲與白噪聲的影響因素

3.3.1 電荷泵增益

經(jīng)典電荷泵鑒相器的電路結(jié)構(gòu)如圖4所示。電路包含三種工作狀態(tài)：當(dāng)UP=1時，只啟用正向電流源；當(dāng)DOWN=1時，只啟用反向電流源；當(dāng)UP=0，DOWN=0時，關(guān)閉電流源。該電路的輸出脈沖如圖5所示。

圖4 傳統(tǒng)電荷泵鑒相器結(jié)構(gòu)圖Fig.4 Structure diagram of traditional charge pump phase detector

圖5 電荷泵鑒相器的輸出Fig.5 Output of charge pump phase detector

圖5為電荷泵鑒相器的理想輸出結(jié)果。在實(shí)際工程中，電荷泵存在開啟延時、回路間串?dāng)_以及關(guān)閉瞬間的泄露等問題[4]，會導(dǎo)致VCO調(diào)諧線上出現(xiàn)交流調(diào)制，使得理想輸出與實(shí)際輸出相位之間出現(xiàn)誤差，如圖6所示。該誤差會成為毛刺脈沖，對控制信號產(chǎn)生干擾。因此，電荷泵引入的噪聲是1/f噪聲的主要來源。

圖6 電荷泵鑒相器輸出相位誤差Fig.6 Output phase error of charge pump phase detector

若是利用簡單的乘法器提高KPD，那么電荷泵的噪聲也會被抬高同樣的倍數(shù)；若是利用并聯(lián)電流源的方式提高增益，電荷泵噪聲是不相關(guān)的，理論上每增加1倍的電荷泵增益，相位噪聲就會改善3 dB/10倍頻程。因此，電荷泵增益KPD對DPLL的相噪影響較大，采取適當(dāng)?shù)拇胧?，即可獲得理想的相位噪聲。

一般來說，當(dāng)環(huán)路濾波電路中的電容過大，導(dǎo)致快速鎖定或補(bǔ)償VCO增益差異時，需要更高的電流，或者相位噪聲開始惡化，最好使用最高的電荷泵增益來獲得最佳相位噪聲，可以將此時的增益稱為KPDKnee[5]。如果電荷泵電流對相位噪聲沒有影響，則該項(xiàng)為零。由于最高電荷泵電流（KPDMax）基本上對應(yīng)最佳DPLL相位噪聲，所以在其他電荷泵電流下的噪聲可以建模為

3.3.2 輸入?yún)⒖夹盘栟D(zhuǎn)換率

輸入信號轉(zhuǎn)換率越高，對傳輸路徑上的雜散以及R分頻器噪聲的抗干擾能力就越強(qiáng)，可以有效改善DPLL的相位噪聲，一般轉(zhuǎn)換率每提高1倍，閃爍噪聲可以改善6 dB。低頻或者低相位信號的轉(zhuǎn)換率比較小，就會導(dǎo)致相位噪聲惡化[6]。

3.3.3 頻譜儀的校正系數(shù)

頻譜分析儀會定義一個校正因子，以補(bǔ)償噪聲帶寬和3 dB帶寬之間的差異而導(dǎo)致的微小誤差[7]，在相噪的建模過程中需將該系數(shù)考慮在內(nèi)。

4 環(huán)路濾波器的相噪分析

環(huán)路濾波器一般采用三階無源低通濾波器，其中電阻產(chǎn)生的熱噪聲是惡化DPLL相噪的主要來源。圖7給出濾波器的電路結(jié)構(gòu)，將電路如圖分為三個部分來計(jì)算環(huán)路濾波器的相位噪聲模型。

圖7 環(huán)路濾波器電路結(jié)構(gòu)Fig.7 Loop filter circuit structure

電路中各個電阻的電壓為

式中：T0為環(huán)境溫度，T0=300 K；Rx為電阻值。

電阻R2～R4的熱噪聲為[8]

由文獻(xiàn)[3]提出的理論可知，泄漏的參考噪聲與信號的調(diào)制指數(shù)有關(guān)，利用該指數(shù)即可導(dǎo)出各電阻Rx所引入的相位噪聲為

式（12）中調(diào)制指數(shù)β(f)定義如下：

5 相位噪聲仿真與驗(yàn)證

為驗(yàn)證鎖相環(huán)相位噪聲的影響因素，系統(tǒng)選用相噪基底為-166 dBc/Hz的鑒頻鑒相器ADF4106以及壓控靈敏度為66.7 MHz/V的VCO模塊，結(jié)合ADIsimPLL仿真軟件來搭建輸出頻率為8.2 GHz的鎖相環(huán)，電路原理如圖8所示。環(huán)路的元件值設(shè)置為R1=75 Ω，R2=180 Ω，C1=3.3 nF，C2=45 nF，C3=1.5 nF。將電荷泵增益減小40 V/rad、環(huán)路濾波電路的電阻值變?yōu)镽1=100 Ω，R2=430 Ω，設(shè)計(jì)兩組對比實(shí)驗(yàn)，定性分析電荷泵增益與電阻熱噪聲對PLL相噪的影響，最終得到圖9所示的仿真結(jié)果。圖9中，點(diǎn)線為VCO的相位噪聲，劃線則表示環(huán)路濾波電路的相位噪聲，點(diǎn)劃線為鑒相器PD的相位噪聲，實(shí)線描述了整個電路總的相位噪聲。可以看出，對于帶內(nèi)噪聲而言，環(huán)路相當(dāng)于低通濾波器，而對于VCO引入的噪聲，環(huán)路則相當(dāng)于高通濾波器。

圖8 數(shù)字鎖相環(huán)電路原理圖Fig.8 Circuit diagram of DPLL

圖9a電路的相噪均在-112 dBc/Hz以下，噪聲性能最佳；而圖9b中鑒相器的相噪隨著電荷泵增益減小而惡化，進(jìn)而導(dǎo)致電路的相噪性能降低；圖9c描述了增加環(huán)路中電阻值引入更多的相位噪聲，導(dǎo)致整個電路相噪惡化的過程。

圖9 鎖相環(huán)相位噪聲仿真曲線Fig.9 Phase noise simulation curves of PLL

綜合上述實(shí)驗(yàn)可看出：在其他參數(shù)不變的情況下，選擇合適的環(huán)路參數(shù)，結(jié)合高電荷泵增益，就可以獲得最佳相位噪聲。

6 結(jié)論

DPLL相位噪聲的來源主要是環(huán)路內(nèi)振蕩器、電荷泵鑒相器和環(huán)路濾波器引入的噪聲。利用數(shù)學(xué)建模給出了上述模塊的相位噪聲計(jì)算公式，概述并定性分析了相噪的幾種影響因素，設(shè)計(jì)仿真進(jìn)行理論驗(yàn)證，為優(yōu)化DPLL的相位噪聲提供了參考依據(jù)。