高速電路信號(hào)完整性影響的實(shí)驗(yàn)研究

張澤旺 周葉文 紀(jì)華志

【摘要】? ? 信號(hào)完整性是進(jìn)行高速電路板級(jí)設(shè)計(jì)的重要性能指標(biāo)，通過介紹電路板級(jí)設(shè)計(jì)流程，電路板級(jí)設(shè)計(jì)規(guī)則;分析了信號(hào)完整性幾種影響因素及提高信號(hào)完整性的設(shè)計(jì)舉措;并進(jìn)行了信號(hào)完整性及減少EMI設(shè)計(jì)方案的實(shí)驗(yàn)研究。

【關(guān)鍵詞】? ? 信號(hào)完整性? ? 板級(jí)設(shè)計(jì)? ? EMI? ? 電磁兼容

引言

在傳輸線接收端達(dá)到所需的電壓或電平值，以保證信號(hào)波形或時(shí)序的完整;信號(hào)完整性主要考慮有串?dāng)_、反射、過沖與下沖、振蕩、信號(hào)延遲等因素。可選用Altium Designer進(jìn)行信號(hào)完整性分析，包括布線前原理圖設(shè)計(jì)分析及布線后PCB版圖設(shè)計(jì)分析;采用傳輸線計(jì)算、IO緩沖器模型仿真等工具，通過傳輸線長(zhǎng)、特征阻抗值、SI規(guī)則約束、激勵(lì)源、供電網(wǎng)絡(luò)等設(shè)置，能實(shí)現(xiàn)布線前的阻抗特征、信號(hào)反射分析及布線后的傳輸線阻抗、信號(hào)反射、信號(hào)間串?dāng)_分析等。

一、板級(jí)設(shè)計(jì)流程

板級(jí)設(shè)計(jì)流程集合原理圖設(shè)計(jì)和PCB版圖設(shè)計(jì)兩個(gè)流程，如圖1所示。電路板級(jí)設(shè)計(jì)主要包括創(chuàng)建PCB工程、原理圖繪制、電氣規(guī)則檢查、元器件數(shù)據(jù)管理、PCB版圖繪制、設(shè)計(jì)規(guī)則定義、PCB布線、布局、PCB生產(chǎn)制造及工藝等過程。

繪制電路原理圖及PCB版圖，結(jié)合電路要求排除電路設(shè)計(jì)中遇到的違反電氣連接特性和功能設(shè)計(jì)的常規(guī)設(shè)計(jì)錯(cuò)誤;通過印制電路板上的覆銅導(dǎo)線、焊盤過孔等實(shí)現(xiàn)各個(gè)元器件引腳或物理部級(jí)的電氣連接;按電路要求，在覆銅板上刻蝕出導(dǎo)電圖形，并鉆出元件引腳安裝孔、實(shí)現(xiàn)電氣互連的金屬化過孔，覆蓋綠油阻焊層，固定大尺寸元件以及整個(gè)電路板所需的螺絲或定位孔等步驟，最后得到產(chǎn)品所需的電路板。

二、板級(jí)設(shè)計(jì)規(guī)則

電路PCB板級(jí)設(shè)計(jì)規(guī)則如圖2所示。設(shè)計(jì)規(guī)則是電路設(shè)計(jì)可靠性的保障，提升電路設(shè)計(jì)的效率，保障設(shè)計(jì)規(guī)格傳遞的連貫性。結(jié)合電路設(shè)計(jì)的性能指標(biāo)，進(jìn)行布局約束規(guī)則、布線約束規(guī)則、制造約束、板層設(shè)置、設(shè)置局部電氣約束規(guī)則和全局約束規(guī)則;創(chuàng)建PCB板形、設(shè)計(jì)差異引擎、機(jī)械數(shù)據(jù)設(shè)置，必要時(shí)按照電源設(shè)計(jì)的要求，添加設(shè)置電路板層，合理劃分內(nèi)電源層等[2-9];電路板層次設(shè)置如圖3所示。

三、信號(hào)完整性分析

一般影響信號(hào)完整性因素，一是布線的形狀、接線端、連接器等不匹配導(dǎo)致產(chǎn)生反射;二是如果信號(hào)線上有交變的信號(hào)電流通過時(shí)，由于電磁效應(yīng)，相鄰的信號(hào)線會(huì)感應(yīng)出信號(hào)電壓稱為串?dāng)_，一般與PCB板層的參數(shù)、信號(hào)線間距、端接方式有關(guān);三是由于電路切換速度過快或反射所引起的信號(hào)突變產(chǎn)生過沖或下沖，過沖會(huì)引起保護(hù)電路過早失效，下沖會(huì)引起數(shù)據(jù)錯(cuò)誤，可通過增加合適端接予以減少或消除;四是由傳輸線上等效電感、等效電容產(chǎn)生振鈴，可以通過一定處理措施盡量減小，但一般不能消除;五是電路中驅(qū)動(dòng)過載或走線過長(zhǎng)引起的信號(hào)延遲。

四、實(shí)驗(yàn)研究

經(jīng)過實(shí)踐，系統(tǒng)板級(jí)電路提高信號(hào)完整性及EMI性能，可以通過如下實(shí)驗(yàn)方法，一是電源板級(jí)PCB走線布局修改成為星形走線且每路都串接磁珠;二是分配器平衡電阻引腳加套小磁環(huán)，以提高輸出口高頻段的隔離度;三是所有集成電路的電源引腳都增加電解電容及陶瓷電容，防止高頻的頻譜通過電源或地進(jìn)行擴(kuò)散。四是晶振電路可增加1M衰減電阻R，防止過分驅(qū)動(dòng)，并減少晶振的接觸電阻，造成頻率偏移;五是信號(hào)線或接線端與晶振電路保持一定的距離，防止高頻干擾;六是增加鋪地區(qū)域（如晶振電路），上下層電源通過電容或均勻的過孔連接起來，形成一個(gè)屏蔽盒，防止信號(hào)外泄與干擾。

五、結(jié)論

研究表明，提高信號(hào)完整性的舉措，首先，要通過提高線間安全間隔，降低信號(hào)干擾強(qiáng)度;增加線寬保障信號(hào)傳輸?shù)呢?fù)載能力;其次，電源、地之間要足夠去耦電容，其交流阻抗極小，電源、地平面具備空間電場(chǎng)的屏蔽作用，電源和地線盡可能短和寬，避免梳狀地線，將電源、地層背靠背設(shè)計(jì)，具有最小的電源系統(tǒng)阻抗，能有效抑制高頻噪聲;再次，時(shí)鐘電路、大功耗電路、電源連接點(diǎn)的位置要配置足夠的去耦電容，消除高頻電路RF輻射，最后需要注意的是表面貼裝電容應(yīng)采用較大的過孔、焊盤到過孔的引線應(yīng)盡可能短和寬，減少產(chǎn)生寄生電感的數(shù)值。

參? 考? 文? 獻(xiàn)

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