一種具有相位轉(zhuǎn)換模塊的全數(shù)字延遲鎖相環(huán)設(shè)計(jì)*

邱舒晴，張世琳，王少昊

（1.福州大學(xué)晉江微電子研究院，福建 晉江 362200；2.中科芯集成電路有限公司，江蘇 無錫 214072）

0 引言

鎖相技術(shù)能夠有效地同步不同芯片或設(shè)備之間的時(shí)鐘頻率與相位延遲，從而保證數(shù)據(jù)傳輸?shù)恼_性，因此被廣泛地應(yīng)用到射頻收發(fā)機(jī)、高速通信接口、存儲(chǔ)器接口和頻率合成器等領(lǐng)域中[1]。鎖相技術(shù)主要包括鎖相環(huán)（Phase Locked Loop，PLL）和延遲鎖相環(huán)（Delay Locked Loop，DLL）等[2]。PLL具有抗干擾能力強(qiáng)、面積小的優(yōu)勢，但是面臨著設(shè)計(jì)復(fù)雜、鎖定時(shí)間較長、需要考慮高階系統(tǒng)穩(wěn)定性等設(shè)計(jì)挑戰(zhàn)[3]。相較而言，DLL由于是一階系統(tǒng)，因此反饋環(huán)路更加穩(wěn)定且易于實(shí)現(xiàn)[3]。

全數(shù)字延遲鎖相環(huán)（All Digital Delay Locked Loop，ADDLL）具有鎖定時(shí)間短，工藝敏感度低、可移植性強(qiáng)等優(yōu)勢[2]，能夠滿足新一代DRAM傳輸速率高達(dá)3.2～6.6 Gb/s的DDR5標(biāo)準(zhǔn)等應(yīng)用的要求，達(dá)到減小芯片內(nèi)外時(shí)鐘偏移、實(shí)現(xiàn)快速鎖定的目的[4]。常見的ADDLL工作模式有開環(huán)模式、閉環(huán)模式和開-閉環(huán)結(jié)合模式等。開環(huán)模式相位鎖定速度快但不具備相位動(dòng)態(tài)保持能力，閉環(huán)模式可實(shí)現(xiàn)相位動(dòng)態(tài)跟蹤保持但鎖定速度慢。開-閉環(huán)結(jié)合模式則結(jié)合了前兩者的優(yōu)點(diǎn)。在相位量化方式上，ADDLL中的移位寄存器控制器常采用時(shí)間數(shù)字轉(zhuǎn)換器（Time-to-Digital Converter，TDC）和逐次逼近（Successive Approximation Register，SAR）等結(jié)構(gòu)[5]。TDC方案可通過產(chǎn)生數(shù)字控制字的方式直接調(diào)節(jié)延遲單元個(gè)數(shù)，不僅克服了SAR方案中存在的諧波鎖定或鎖死的問題，還可顯著提升相位鎖定速度[5]。但是，TDC方案需要較長的延遲鏈和較多的觸發(fā)器來對相位差進(jìn)行量化，因此延遲鏈電路面積和功耗均大于SAR方案。

本文提出將相位轉(zhuǎn)換技術(shù)應(yīng)用在一種具有可復(fù)用雙精度延遲線結(jié)構(gòu)的開-閉環(huán)結(jié)合ADDLL的延遲線電路中，可將粗調(diào)延遲鏈中的延遲單元數(shù)量減少一半，并減少TDC電路中所需的觸發(fā)器個(gè)數(shù)，節(jié)約了電路整體面積和功耗。本文對提出的ADDLL電路進(jìn)行了閉環(huán)模式下的穩(wěn)態(tài)相位噪聲分析，并采用SMIC 55 nm工藝庫對提出的ADDLL電路結(jié)構(gòu)進(jìn)行了仿真與性能驗(yàn)證。

1 ADDLL結(jié)構(gòu)及其傳輸函數(shù)模型

ADDLL電路結(jié)構(gòu)主要由固定延遲線（Fixed Delay Line，F(xiàn)DL）、可變延遲線（Variable Delay Line，VDL）、移位寄存器模塊（包括移位寄存器及其控制電路）和量化模塊[或鑒相器（Phase Detector，PD）]4個(gè)部分組成。

開-閉環(huán)結(jié)合ADDLL的操作步驟如下：在開環(huán)模式下，先在量化模塊中快速量化初始相位差進(jìn)而得到數(shù)字控制字，再將數(shù)字控制字輸入FDL實(shí)現(xiàn)快速開環(huán)鎖定，如圖1所示；再通過將量化模塊切換為PD即可切換至閉環(huán)模式，即可對電路相位延遲變化進(jìn)行動(dòng)態(tài)跟蹤，進(jìn)而保持相位鎖定狀態(tài)。

圖1 開-閉環(huán)結(jié)合模式的ADDLL結(jié)構(gòu)

在閉環(huán)模式下，鎖定環(huán)路受到器件參數(shù)波動(dòng)、電壓變化、溫度變化（Process、Voltage、Temperature，PVT）等因素的影響，會(huì)導(dǎo)致輸入信號相位?in與輸出信號相位之間相位差產(chǎn)生微小的抖動(dòng)。PD會(huì)將該超前（Lead）或滯后（Lag）的相位差轉(zhuǎn)換為相應(yīng)的數(shù)字控制字。如圖1所示，在移位寄存器模塊中，控制器先將數(shù)字控制字譯碼，再控制移位寄存器向VDL發(fā)送左移或右移動(dòng)作指令，從而達(dá)到調(diào)整延遲的目的。該電路結(jié)構(gòu)將VDL的輸出信號相位?out反饋至PD的輸入端，構(gòu)成閉環(huán)負(fù)反饋系統(tǒng)。在若干個(gè)時(shí)鐘周期后，該閉環(huán)系統(tǒng)可將?in與?out的上升沿再次對齊，從而實(shí)現(xiàn)對輸出時(shí)鐘相位鎖定的動(dòng)態(tài)調(diào)節(jié)與保持。

當(dāng)非線性模型環(huán)路鎖定并進(jìn)入閉環(huán)跟蹤模式時(shí)，其平衡狀態(tài)可以近似成一個(gè)線性系統(tǒng)[6]，對應(yīng)的小信號線性模型如圖2所示[7-9]。圖中，?in與?out分別表示DLL輸入與輸出相位變化量，Z-1表示一個(gè)參考時(shí)鐘周期的固定延遲，KFDL與KVDL分別表示FDL單元與VDL單元的增益。若將移位寄存器模塊的傳輸函數(shù)C(Z)寫作：

則該線性模型的系統(tǒng)傳輸函數(shù)為[7]：

圖2 ADDLL小信號線性模型

對于閉環(huán)鎖定的ADDLL系統(tǒng)，其噪聲主要來源包括外部參考時(shí)鐘帶來的量化噪聲?Q，延遲單元間的隨機(jī)噪聲?N，電壓噪聲?V以及緩沖器噪聲?buffer等。由于該ADDLL模型中的FDL、移位寄存器模塊、VDL的傳遞函數(shù)都是常數(shù)，?N和?V在?out跟隨C(Z)快速變化時(shí)并沒有顯著的累積效應(yīng)[6]，且與延遲鏈相比?buffer等造成的相位偏移通?？梢院雎圆挥?jì)[8]，因此影響環(huán)路的噪聲主要由量化噪聲?Q構(gòu)成。因此。可認(rèn)為量化噪聲?Q傳輸函數(shù)即為系統(tǒng)閉環(huán)傳輸函數(shù)[9]，令環(huán)路增益G=KVDLKFDL，結(jié)合式（1）和式（2）可得：

設(shè)ωn為環(huán)路帶寬，ωref為輸入?yún)⒖紩r(shí)鐘的角頻率，G的頻率響應(yīng)函數(shù)可寫作[3]：

結(jié)合式（3）和式（4）可知，ADDLL的離散系統(tǒng)模型在Z域中有一個(gè)實(shí)數(shù)極點(diǎn)，其值為Z=1?G。當(dāng)0

ADDLL結(jié)構(gòu)中延遲鏈的最小延遲單元數(shù)量決定其環(huán)路帶寬上限，最大延遲單元數(shù)量決定其環(huán)路帶寬下限。較大的環(huán)路帶寬不僅有利于實(shí)現(xiàn)ADDLL系統(tǒng)的快速相位鎖定，還能夠有效地增加ADDLL環(huán)路的穩(wěn)定性并抑制低頻噪聲[3]。然而，受到PVT變化的影響，簡單地增加延遲單元數(shù)量會(huì)增大電路面積和功耗[9]。

2 基于相位轉(zhuǎn)換的ADDLL電路設(shè)計(jì)

本文提出的開-閉環(huán)結(jié)合ADDLL方案將傳統(tǒng)的“FDL+VDL”結(jié)構(gòu)優(yōu)化為“相位轉(zhuǎn)換模塊+基于MUX的粗調(diào)延遲線+精調(diào)延遲線”的結(jié)構(gòu)，具體工作原理和鎖定流程圖如圖4所示。

2.1 相位轉(zhuǎn)換模塊的設(shè)計(jì)

相位轉(zhuǎn)換技術(shù)最初被應(yīng)用在模擬DLL中[9]，其基本原理如圖3（a）和圖3（b）所示。考慮輸出時(shí)鐘CLK_out與輸入時(shí)鐘CLK_in之間的初始上升沿延遲為t1，相位轉(zhuǎn)換模塊需要將t1與CLK_in的周期Tref進(jìn)行比較，進(jìn)而判斷是否需要實(shí)施相位轉(zhuǎn)換。

當(dāng)t1≥Tref/2時(shí)，意味著CLK_in上升沿來臨時(shí)CLK_out也為高電平，如圖3（a）所示。此時(shí)僅需將輸入信號CLK_in的相位延遲后即可鎖定，相位轉(zhuǎn)換模塊無須進(jìn)行相位轉(zhuǎn)換。

當(dāng)t1

如在ADDLL的開環(huán)鎖定模式中添加相位轉(zhuǎn)換模塊，TDC的相位延遲范圍僅需覆蓋[0,π)區(qū)間，從而減少一半的延遲鏈晶體管數(shù)量，降低功耗，節(jié)約芯片面積。例如，文獻(xiàn)[10]所示的16級（16×2+1=33個(gè)MUX結(jié)構(gòu)）粗調(diào)延遲線的總延遲調(diào)節(jié)范圍為65～2145 ps。增加相位轉(zhuǎn)換模塊后僅需8級粗調(diào)延遲線（共8×2+1=17個(gè)MUX結(jié)構(gòu)）即可實(shí)現(xiàn)65～2 210 ps的調(diào)節(jié)范圍。

如圖3（c）所示，本文提出的相位轉(zhuǎn)換模塊由4個(gè)觸發(fā)器、4個(gè)邏輯門和1個(gè)選通器組成。輸入的CLK_in和CLK_out互為觸發(fā)器DFF1和觸發(fā)器DFF2的輸入時(shí)鐘Clk和輸入信號D。Pic_en為使能信號，用于控制相位轉(zhuǎn)換模塊的開啟。DFF1的輸出Q1讀出CLK_in上升沿到來時(shí)CLK_out的電平；同理，Q2讀出CLK_out上升沿到來時(shí)CLK_in的電平；后續(xù)的電路產(chǎn)生的相位轉(zhuǎn)換控制信號Y，即在Y=1時(shí)實(shí)施相位轉(zhuǎn)換操作，如圖3（d）所示令輸出信號A=CLK_inN，而在Y=0時(shí)輸出A=CLK_in。相位控制模塊主要指令的真值表如表1所示。

表1 相位控制模塊真值表

2.2 ADDLL電路功能實(shí)現(xiàn)

本文所述ADDLL方案通過初始化、開環(huán)快速鎖定和閉環(huán)動(dòng)態(tài)跟蹤這三個(gè)階段實(shí)現(xiàn)快速鎖定。該方案的結(jié)構(gòu)圖如圖4（a）所示，其中粗調(diào)延遲鏈由8個(gè)雙級延遲單元（D0～D7，每個(gè)單元2個(gè)MUX）和一個(gè)單級延遲單元（D8，包含1個(gè)MUX）組成。移位寄存器模塊負(fù)責(zé)將從TDC電路輸入的粗調(diào)控制字CDC[7:0]和精調(diào)控制字FDC[7:0]轉(zhuǎn)換為粗調(diào)延遲線控制字S[8:0]和精調(diào)延遲線控制字F[7:0]，并輸入延遲鏈中。

圖3 相位轉(zhuǎn)換工作原理

在初始化階段，相位轉(zhuǎn)換模塊輸出A=CLK_in。將控制字S[8]設(shè)置為高電平，此時(shí)信號A沿路徑1，經(jīng)過初始延遲單元（固定延遲單元D8及精調(diào)延遲線），產(chǎn)生CLK_out輸出。

在開環(huán)快速鎖定模式下，時(shí)序控制模塊啟動(dòng)相位轉(zhuǎn)換模塊與TDC模塊。相位轉(zhuǎn)換模塊根據(jù)CLK_in和CLK_out的初始相位差判斷是否進(jìn)行相位轉(zhuǎn)換。同時(shí)，時(shí)序控制模塊將相位轉(zhuǎn)換模塊輸出A和CLK_out的之間的延遲轉(zhuǎn)化為Stop信號和Start信號。Start信號沿路徑2先后進(jìn)入粗調(diào)延遲線與精調(diào)延遲線，最后成為新的CLK_out輸出；Stop信號則通過復(fù)用延遲線進(jìn)入TDC模塊用于產(chǎn)生粗調(diào)控制字和精調(diào)控制字，最后將控制字反饋給移位寄存器模塊，在延遲線中實(shí)現(xiàn)粗調(diào)和精調(diào)延遲，實(shí)現(xiàn)CLK_out對CLK_in的快速鎖定。

在開環(huán)鎖定后，時(shí)序控制模塊產(chǎn)生鑒相器PD使能信號PD_en，切換至入閉環(huán)動(dòng)態(tài)跟蹤模式。當(dāng)延遲t1發(fā)生相位抖動(dòng)導(dǎo)致相位差大于容限范圍時(shí)，鑒相器產(chǎn)生可向移位寄存器模塊發(fā)出超前信號Lead增加延遲鏈延遲時(shí)間或發(fā)出滯后信號Lag減小延遲，使輸入信號CLK_in與CLK_out重新鎖定。

3 ADDLL電路仿真結(jié)果與分析

為了驗(yàn)證設(shè)計(jì)方案的有效性，本文基于中芯國際55 nm CMOS工藝對提出的新型ADDLL結(jié)構(gòu)進(jìn)行了仿真驗(yàn)證。如2.2節(jié)所述，本文設(shè)計(jì)的單個(gè)粗調(diào)雙級延遲單元的延遲時(shí)間為130 ps（單個(gè)MUX延遲為65 ps[10]）。由于固定延遲單元D8至少需要接入1個(gè)雙級延遲單元，因此開環(huán)總延遲范圍為195～ 1140 ps。由于相位轉(zhuǎn)換模塊可將環(huán)路總延遲范圍增大1倍，因此該設(shè)計(jì)方案可以提供439 MHz～5.13 GHz的工作頻率范圍。圖5（a）、圖5（b）分別為輸入時(shí)鐘頻率為440 MHz和4.17 GHz時(shí)的仿真結(jié)果。

圖6展示了時(shí)鐘頻率為1.25 GHz、初始延遲為300 ps時(shí)的鎖定過程及峰值抖動(dòng)。由于300 ps

圖4 提出的ADDLL電路結(jié)構(gòu)及流程

圖5 ADDLL工作頻率仿真結(jié)果

圖6 提出的ADDLL在1.25 GHz下的鎖定過程仿真

在接下來的閉環(huán)跟蹤模式中，在對鎖定后的CLK_in施加量化噪聲?Q后，輸出CLK_out測得的最大峰-峰值抖動(dòng)值為1.05 ps，如圖7所示。

圖7 1.25 GHz時(shí)鐘頻率下測得的輸出時(shí)鐘峰-峰值抖動(dòng)

接下來，在1.25 GHz時(shí)鐘頻率下，對初始延遲為150 ps、450 ps和600 ps的情況進(jìn)行性能仿真驗(yàn)證，所提出的ADDLL結(jié)構(gòu)均能在10個(gè)時(shí)鐘周期內(nèi)實(shí)現(xiàn)對相位的快速鎖定。

表2給出了本文提出ADDLL方案和相關(guān)快速鎖定ADDLL方案的性能參數(shù)比較。文獻(xiàn)[5]提出的基于TDC開環(huán)結(jié)構(gòu)的ADDLL盡管鎖定速度快，但無法對鎖定后的相位實(shí)施動(dòng)態(tài)跟蹤。文獻(xiàn)[11]中的方案實(shí)現(xiàn)了對PVT等因素導(dǎo)致的相位抖動(dòng)的動(dòng)態(tài)跟蹤調(diào)節(jié)，但工作頻率范圍受延遲單元精度、面積等因素的限制僅為25～ 300 MHz，不符合新一代高速集成電路芯片的要求。文獻(xiàn)[12]通過在ADDLL中采用可變SAR的混合搜索算法方案解決了SAR諧波鎖定和鎖死的問題，但環(huán)路鎖定速度較慢，需要38個(gè)時(shí)鐘周期。本文提出的ADDLL采用了相位轉(zhuǎn)換技術(shù)將粗調(diào)延遲鏈中的延遲單元個(gè)數(shù)減半，1.25 GHz工作頻率下，僅需10個(gè)周期就能實(shí)現(xiàn)快速開環(huán)鎖定，還能在閉環(huán)模式下實(shí)現(xiàn)相位動(dòng)態(tài)跟蹤保持，峰-峰值抖動(dòng)僅為1.05 ps。

表2 ADDLL性能比較

4 結(jié)語

本文提出了一種采用相位轉(zhuǎn)換技術(shù)的全數(shù)字延遲鎖相環(huán)設(shè)計(jì)方案，在一種具有雙精度延遲線的開-閉環(huán)結(jié)合ADDLL中增加了相位轉(zhuǎn)換模塊，有效地將ADDLL結(jié)構(gòu)中的延遲單元的數(shù)量減少了一半，并減少時(shí)間數(shù)字轉(zhuǎn)換器所需的觸發(fā)器個(gè)數(shù)。在中芯國際55 nm工藝下的仿真結(jié)果表明，在440 MHz～4.17 GHz的頻率范圍內(nèi)，該DLL能夠在10個(gè)周期內(nèi)實(shí)現(xiàn)輸入信號和輸出信號的同步。此外，本文提出的ADDLL結(jié)構(gòu)還可以通過改變延遲單元的延時(shí)和數(shù)量進(jìn)一步調(diào)整優(yōu)化工作頻率范圍和分辨率，以適應(yīng)不同領(lǐng)域?qū)Ω咚偌呻娐沸酒换ブ械臅r(shí)序同步的要求。