基于System Generator的干擾模塊設(shè)計(jì)

任麗莉，陳偉衡，劉廣君,2

(1.中國(guó)空空導(dǎo)彈研究院，河南 洛陽(yáng) 471009；2.航空制導(dǎo)武器航空科技重點(diǎn)實(shí)驗(yàn)室，河南 洛陽(yáng) 471009)

0 引 言

干擾機(jī)是電子戰(zhàn)組成中的重要一環(huán)[1]。隨著新體制雷達(dá)的不斷出現(xiàn)，干擾算法和策略相應(yīng)革新[2]。如何快速實(shí)現(xiàn)干擾算法和產(chǎn)生干擾信號(hào)成為了干擾機(jī)設(shè)計(jì)過(guò)程中重要的工程問(wèn)題[3-4]。當(dāng)前現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)設(shè)計(jì)方式多采用ISE和Isim等基于硬件描述語(yǔ)言的電路設(shè)計(jì)和驗(yàn)證軟件，對(duì)干擾算法進(jìn)行實(shí)現(xiàn)和測(cè)試，Xillinx公司發(fā)布的系統(tǒng)級(jí)建模工具System Generator擴(kuò)展了Simulink平臺(tái)的功能[5-8]。在可視化設(shè)計(jì)環(huán)境下，該工具加速簡(jiǎn)化了FPGA的開(kāi)發(fā)流程，無(wú)需使用硬件描述語(yǔ)言即可在其開(kāi)發(fā)環(huán)境內(nèi)實(shí)現(xiàn)軟/硬仿真、執(zhí)行和驗(yàn)證，當(dāng)前國(guó)內(nèi)眾多領(lǐng)域已經(jīng)采用System Generator作為主要開(kāi)發(fā)工具[9-12]。

借鑒System Generator的開(kāi)發(fā)思想，提出了基于System Generator的干擾模塊設(shè)計(jì)方法，使得干擾樣式的產(chǎn)生電路具有易復(fù)用、易生成和易修改的優(yōu)勢(shì)，能夠用于實(shí)現(xiàn)數(shù)字干擾合成(DJS)、欺騙和壓制類(lèi)干擾設(shè)計(jì)。本文詳細(xì)闡述了基于System Generator的干擾模塊設(shè)計(jì)思路和方法，并以干擾中具有代表性的射頻噪聲干擾為例，通過(guò)本文方法進(jìn)行FPGA硬件實(shí)現(xiàn)，實(shí)驗(yàn)結(jié)果證明了本文方法的有效性。

1 基于System Generator的干擾算法開(kāi)發(fā)方法

基于System Generator的干擾算法開(kāi)發(fā)流程如圖1所示。

圖1 基于System Generator的干擾算法開(kāi)發(fā)流程

基于System Generator的干擾算法開(kāi)發(fā)流程為：首先，對(duì)干擾公式進(jìn)行抽象設(shè)計(jì)，在System Generator自帶模塊庫(kù)中找出對(duì)應(yīng)的運(yùn)算模塊進(jìn)行自頂向下的搭建。然后，通過(guò)與Simulink結(jié)合，調(diào)用Simulink中提供的可視化測(cè)試模塊對(duì)干擾模塊設(shè)計(jì)進(jìn)行驗(yàn)證。最后，通過(guò)半實(shí)物仿真的方法，將Simlink產(chǎn)生的數(shù)據(jù)通過(guò)加載到FPGA上進(jìn)行電路測(cè)試，并將數(shù)據(jù)導(dǎo)出進(jìn)行分析驗(yàn)證。

該開(kāi)發(fā)方法可以在完全可視化的操作界面下完成算法的設(shè)計(jì)驗(yàn)證、修改和測(cè)試，降低了開(kāi)發(fā)難度，提高了設(shè)計(jì)和測(cè)試速度，直接從Simulink和System Generator現(xiàn)有庫(kù)中粘貼復(fù)制現(xiàn)有工程模塊即可在設(shè)計(jì)中直接使用，提高了算法實(shí)現(xiàn)速度和仿真結(jié)構(gòu)搭建速度。

2 射頻噪聲干擾的System Generator實(shí)現(xiàn)

為了進(jìn)一步說(shuō)明設(shè)計(jì)的基于System Generator的設(shè)計(jì)方法，本節(jié)實(shí)現(xiàn)射頻噪聲干擾。射頻噪聲干擾信號(hào)為窄帶高斯過(guò)程[13]：

J(t)=U(t)cos[ωt+φ(t)]

(1)

式中：U(t)包絡(luò)函數(shù)服從高斯分布；φ(t)服從[0,2π]均勻分布，并且與U(t)相互獨(dú)立。

載頻為常數(shù)，且遠(yuǎn)大于干擾信號(hào)的譜寬。

通過(guò)對(duì)數(shù)學(xué)原理的分析可知，可以將其自頂向下地切分為3個(gè)部分[14]：

第1部分需要產(chǎn)生高斯分布的包絡(luò)函數(shù)。由隨機(jī)信號(hào)理論可知，在(0,1)上服從均勻分布的隨機(jī)數(shù)經(jīng)過(guò)box_muller變換，可以產(chǎn)生服從N(0,1)的白色高斯隨機(jī)數(shù)[10]。其中box_muller變換算法如下：設(shè)x和y是2個(gè)互相獨(dú)立并在(0,1)上均勻分布的隨機(jī)數(shù)，做如下變換:

(2)

可以得到2個(gè)相互獨(dú)立的正態(tài)N(0,1)隨機(jī)數(shù)m,n。

第2部分由于射頻噪聲干擾是一個(gè)窄帶過(guò)程，所以載頻要遠(yuǎn)大于帶寬。根據(jù)數(shù)字信號(hào)處理理論，包絡(luò)函數(shù)產(chǎn)生的頻率就是其帶寬，所以通過(guò)控制其產(chǎn)生頻率，即可控制其帶寬。

第3部分，通過(guò)頻譜搬移的方法將其搬移到指定頻域。

通過(guò)上述分析可以得到射頻噪聲干擾的System Generator實(shí)現(xiàn)的流程，如圖2所示。

圖2 射頻噪聲產(chǎn)生流程圖

根據(jù)上述理論分析以及實(shí)踐流程可以實(shí)現(xiàn)硬件搭建，電路結(jié)構(gòu)如圖3所示。

電路設(shè)計(jì)思路為通過(guò)射頻噪聲產(chǎn)生模塊產(chǎn)生2路符合帶寬要求、相互獨(dú)立的正態(tài)隨機(jī)分布序列，然后控制choice管腳、signal_choice_improve模塊和Complex_Multipiler 3.1，選擇通過(guò)DDS Complier 4.0進(jìn)行頻譜搬移，或者將噪聲信號(hào)直接疊加到雷達(dá)信號(hào)上，實(shí)現(xiàn)靈巧射頻噪聲(signal_re和signal_im)。其中射頻噪聲模塊的搭建方式如4所示。

首先，根據(jù)數(shù)字信號(hào)處理理論，產(chǎn)生滿足高斯分布的包絡(luò)函數(shù)，首先需要產(chǎn)生隨機(jī)序列，使用Xilinx Linear Feedback Shift Register，為了獲得良好的隨機(jī)性，一共并行輸出27位，其中的低10位作為只讀存儲(chǔ)器(ROM)的片選地址，通過(guò)線性反饋移位寄存器(LFSR)產(chǎn)生均勻分布的偽隨機(jī)數(shù)。包絡(luò)函數(shù)產(chǎn)頻率就是其帶寬，所以通過(guò)控制其產(chǎn)生頻率，即可控制其帶寬。故采用分頻器設(shè)計(jì)，當(dāng)計(jì)數(shù)時(shí)間達(dá)到band，產(chǎn)生enable標(biāo)志位，從而控制隨機(jī)數(shù)產(chǎn)生的速度。

圖3 射頻噪聲電路實(shí)現(xiàn)

圖4 射頻噪聲模塊電路實(shí)現(xiàn)

然后，運(yùn)用線性反饋移位寄存器 (LFSR)產(chǎn)生2路滿足均勻分布的隨機(jī)數(shù)。

之后，如圖5所示實(shí)現(xiàn)box_muller算法[15]，由于計(jì)算十分復(fù)雜、結(jié)構(gòu)繁雜并且運(yùn)算速度低，直接將對(duì)數(shù)加權(quán)表、正弦函數(shù)表和余弦函數(shù)表均存儲(chǔ)在內(nèi)部ROM中，通過(guò)將隨機(jī)數(shù)當(dāng)成地址的方式直接通過(guò)尋址找到得數(shù)。通過(guò)查表法搭建box_muller算法，降低FPGA運(yùn)算量。其中sin、log和cos模塊都是通過(guò)內(nèi)部隨機(jī)存儲(chǔ)器(RAM)搭建形成，預(yù)先將數(shù)據(jù)存入，然后根據(jù)隨機(jī)數(shù)進(jìn)行尋址，避免了大運(yùn)算量。算法實(shí)現(xiàn)結(jié)構(gòu)如圖5所示，關(guān)鍵輸入輸出端口如表1所示。

圖5 box_muller算法的實(shí)現(xiàn)

表1 射頻噪聲干擾模塊接口說(shuō)明

最后，使用直接數(shù)字式頻率合成器(DDS)和復(fù)數(shù)乘法器，通過(guò)頻譜搬移的方式將高斯噪聲搬移到指定頻率。例如本文采用350 MHz的時(shí)鐘頻率，時(shí)鐘周期為2.857 142 86 ns。當(dāng)前DDS使用的相位精度為10 bit數(shù)據(jù)，頻率分辨率為:

(3)

噪聲的產(chǎn)生速度等于帶寬，故通過(guò)分頻器控制噪聲產(chǎn)生的速度，分頻器中的計(jì)數(shù)器為27位，通過(guò)外部管腳控制計(jì)數(shù)終止位置:

(4)

3 仿真驗(yàn)證

3.1 射頻噪聲干擾模塊驗(yàn)證

通過(guò)采用System Generator和Simulink的半實(shí)物仿真測(cè)試、基于ChipScope的板級(jí)測(cè)試和基于Matlab的信號(hào)特征測(cè)試的3種測(cè)試方法，共同對(duì)生成的射頻噪聲干擾硬件電路模塊進(jìn)行測(cè)試，證明本文提出的設(shè)計(jì)方法能夠有效設(shè)計(jì)和生成噪聲壓制。

3.2 基于System Generator和Simulink的半實(shí)物仿真測(cè)試

基頻為75 MHz，射頻噪聲帶寬為17 MHz，使用時(shí)鐘為350 MHz。本節(jié)主要體現(xiàn)硬件設(shè)計(jì)中延遲時(shí)鐘和信號(hào)頻譜質(zhì)量，滿足設(shè)計(jì)要求。如圖6所示組建基于Simulink的半實(shí)物測(cè)試平臺(tái)。將硬件產(chǎn)生數(shù)據(jù)讀出Simulink，對(duì)比硬件產(chǎn)生的數(shù)據(jù)和電路設(shè)計(jì)仿真結(jié)果之間的關(guān)系，驗(yàn)證硬件產(chǎn)生的數(shù)據(jù)與電路設(shè)計(jì)仿真一致。圖7為硬件產(chǎn)生數(shù)據(jù)和仿真數(shù)據(jù)之間的對(duì)比，表明硬件數(shù)據(jù)與仿真數(shù)據(jù)相符，證明硬件電路滿足設(shè)計(jì)要求。圖8為硬件產(chǎn)生數(shù)據(jù)的頻譜分析，證明與設(shè)置符合，其中主要干擾帶寬集中在-8.5 MHz和8.5 MHz之間，滿足干擾設(shè)計(jì)要求。

圖6 射頻噪聲半實(shí)物仿真測(cè)試結(jié)構(gòu)

圖7 仿真數(shù)據(jù)和FPGA生成數(shù)據(jù)對(duì)比

圖8 FPGA生成數(shù)據(jù)頻譜質(zhì)量

3.3 基于ChipScope的板級(jí)測(cè)試

對(duì)實(shí)際硬件產(chǎn)生數(shù)據(jù)進(jìn)行抓取并導(dǎo)出數(shù)據(jù)，進(jìn)行基于Matlab的信號(hào)特征測(cè)試。抓取數(shù)據(jù)效果圖如圖9所示。

圖9 chipscope抓取干擾數(shù)據(jù)

3.4 基于Matlab的信號(hào)特征測(cè)試

對(duì)抓取的數(shù)據(jù)進(jìn)行功率譜分析，結(jié)果如圖10所示?？梢钥闯鲋饕盘?hào)能量集中在所設(shè)置的17 MHz內(nèi)，與硬件設(shè)置值一致，證明射頻噪聲干擾電路有效。

圖10 抓取到的信號(hào)特征分析

4 結(jié) 論

本文提出了基于System Generator的干擾模塊設(shè)計(jì)方法。將Simulink和System Generator結(jié)合，在FPGA上實(shí)現(xiàn)干擾算法。文中詳述了System Generator的開(kāi)發(fā)流程，為工程實(shí)踐提供了理論依據(jù)。以具有代表性的射頻噪聲干擾為例，采用本文提出的設(shè)計(jì)方法進(jìn)行了電路實(shí)現(xiàn)和半實(shí)物仿真驗(yàn)證。電路實(shí)現(xiàn)過(guò)程和實(shí)驗(yàn)結(jié)果證明該方法能夠快速有效地生成干擾模塊，具有易復(fù)用、易生成和易修改的優(yōu)勢(shì)。