集成電路版圖設(shè)計(jì)中的失配問(wèn)題研究

（沈陽(yáng)城市建設(shè)學(xué)院，遼寧 沈陽(yáng) 110167）

0 引言

在模擬電路和模數(shù)混合電路中，廣泛采用片內(nèi)集成基準(zhǔn)源電路集成，其屬于集成電路的重要模塊。基準(zhǔn)的目的在于建立電源波動(dòng)與工藝無(wú)關(guān)的直流電流或電壓。為了全面提升電路性能，對(duì)于基準(zhǔn)源的要求日益增加，版圖設(shè)計(jì)對(duì)基準(zhǔn)源性能的影響非常大。電路版圖設(shè)計(jì)可以高效連接集成電路，在集成電路發(fā)展中具有重要作用。在特征尺寸持續(xù)減少同時(shí)，為相應(yīng)增加版圖設(shè)計(jì)的影響問(wèn)題，對(duì)于版圖設(shè)計(jì)人員的技術(shù)能力要求比較高。在設(shè)計(jì)電路時(shí)，利用版圖設(shè)計(jì)方式，能夠轉(zhuǎn)變電路圖，成為新的物理版圖，在集成電路設(shè)計(jì)中，具備重要作用?，F(xiàn)代CMOS工藝比較繁瑣，會(huì)加快運(yùn)行速度，同時(shí)降低工作電壓?？s小器件尺寸，能夠減少芯片面積，降低功耗，提升本征速度。但引入不同模塊串?dāng)_與版圖設(shè)計(jì)的非理想性，會(huì)對(duì)系統(tǒng)工作速度與精度造成極大影響。集成電路特征工藝尺寸持續(xù)縮小，技術(shù)工藝所致失配問(wèn)題嚴(yán)峻，會(huì)極大地影響集成電路的性能。因此，在設(shè)計(jì)集成電路時(shí)，為了提升電路性能指標(biāo)，消除失配所致電路性能不良影響的應(yīng)用價(jià)值非常高[1]。

1 集成電路版圖設(shè)計(jì)的失配問(wèn)題

在設(shè)計(jì)集成電路時(shí)，多數(shù)部位要求期間的對(duì)稱性良好，此時(shí)所提及的對(duì)稱性就是匹配。失配主要是不匹配含義，元件匹配精度會(huì)對(duì)集成電路精度與性能造成影響。當(dāng)發(fā)生失配問(wèn)題時(shí)，將會(huì)對(duì)電路性能造成影響。

失配所致原因包括系統(tǒng)失配和隨機(jī)失配。對(duì)于隨機(jī)失配來(lái)說(shuō)，主要是未準(zhǔn)確核實(shí)元件尺寸與參數(shù)數(shù)值。在生產(chǎn)過(guò)程中，不能徹底規(guī)避隨機(jī)失配，對(duì)于后續(xù)生產(chǎn)作業(yè)來(lái)說(shuō)，也無(wú)法修復(fù)失配問(wèn)題。當(dāng)系統(tǒng)出現(xiàn)失配問(wèn)題時(shí)，主要是因?yàn)榘鎴D設(shè)計(jì)技術(shù)不達(dá)標(biāo)、理想化不足所致。在設(shè)計(jì)電路版圖，并且進(jìn)行供電集成時(shí)，可以規(guī)避系統(tǒng)失配問(wèn)題。系統(tǒng)失配的引發(fā)成因如下：第一，工藝偏差。在制板、刻蝕、擴(kuò)散與注入操作中，幾何擴(kuò)張、收縮，會(huì)加劇尺寸誤差。第二，梯度效應(yīng)。當(dāng)元件出現(xiàn)差異時(shí)，多是由于溫度、壓力、氧化層厚度、梯度效益等因素影響。在晶圓片上，擴(kuò)散濃度、機(jī)械應(yīng)力存在明顯差異，即使晶圓片為同一批次，在不同點(diǎn)分布的差異也比較明顯。第三，接觸孔電阻。第四，刻蝕率改變。對(duì)于刻蝕率指標(biāo)，主要受到刻蝕窗大小影響。當(dāng)多晶寬度存在高隔離現(xiàn)象時(shí)，則比低隔離小。第五，擴(kuò)散區(qū)影響。針對(duì)同類型擴(kuò)散區(qū)來(lái)說(shuō)，影響程度會(huì)加大；對(duì)于異類相鄰擴(kuò)散區(qū)，影響會(huì)持續(xù)減弱[2]。

2 集成電路版圖設(shè)計(jì)的工藝偏差

硅片制作過(guò)程中，工藝偏差故障比較常見(jiàn)。在進(jìn)行光刻操作時(shí)，由于沒(méi)有選擇合適的光刻膠、曝光方式，會(huì)加劇工藝缺陷，引發(fā)失配問(wèn)題。此時(shí)，通過(guò)選擇光刻膠、曝光方式，能夠?qū)に嚻顔?wèn)題予以處理。

2.1 光刻膠選擇

對(duì)于光刻膠問(wèn)題，涉及到正光刻膠、負(fù)光刻膠。一般來(lái)說(shuō)，正性膠具備較高分辨率，且對(duì)比度良好，然而抗刻蝕能力與黏附性能差；負(fù)性膠液具備較強(qiáng)抗刻蝕能力與粘附性能力，感光速度快，然而顯影時(shí)極易出現(xiàn)變形與膨脹問(wèn)題，從而降低分辨率。需要注意的是，正性膠精度明顯高于負(fù)性膠，負(fù)膠顯影處理后圖像會(huì)漲縮。當(dāng)采用堿性腐蝕液時(shí)，則不能應(yīng)用正性膠，需要按照實(shí)際情況選擇光刻膠，以此減少偏差值。

2.2 選擇曝光方式

在光刻操作時(shí)，傳統(tǒng)曝光方式包括投影式、陰影式曝光。對(duì)于后者，包括接觸式、非接觸式兩種。其中，接觸式曝光，能夠與掩膜、基片光膠層進(jìn)行直接接觸，操作便捷，成本低廉，且具備較高分辨率。因接觸面極易夾雜灰塵，導(dǎo)致光膠層和掩膜板損壞，從而影響成品率。針對(duì)非接觸式曝光，多為掩膜、光膠層不接觸曝光行為，由于二者未接觸，因此可以避免掩膜與基片損壞問(wèn)題。然而由于掩膜與基片存在間隙，光衍射效應(yīng)強(qiáng)，會(huì)降低分辨率。針對(duì)前者，包括掩膜、基片無(wú)接觸，利用光學(xué)投影成像原理，可以使掩膜板圖像投射到基片上，基片為涂抹感光膠，實(shí)現(xiàn)圖像轉(zhuǎn)移。此種曝光方法，能夠保障曝光均勻性，不會(huì)出現(xiàn)象差、色差問(wèn)題。由于光衍射效應(yīng)，因此會(huì)限制曝光，且抗蝕劑與光源也會(huì)對(duì)曝光造成影響[3]。

正是由于存在以上問(wèn)題，當(dāng)前所常應(yīng)用的曝光方式為電子束曝光技術(shù)，該項(xiàng)曝光技術(shù)是將感光膠涂抹在基片上，通過(guò)電子束投影圖像，分辨率、靈活性、精確度高。

2.3 寄生效應(yīng)

在版圖設(shè)計(jì)中，由于工藝偏差所致寄生效應(yīng)，表現(xiàn)在以下幾點(diǎn)：第一，寄生電阻。電流流經(jīng)部位會(huì)出現(xiàn)寄生電阻，每根金屬線都出現(xiàn)寄生電阻，縮短金屬線長(zhǎng)度，增加金屬線寬度，有助于減小寄生電阻，不能應(yīng)用最小線寬布線。當(dāng)金屬線比較寬時(shí)，可以通過(guò)多層金屬線并聯(lián)走線方式，多打設(shè)通孔，不僅可以確保金屬線連接，地寄生電阻。第二，寄生電容。對(duì)于不同材料，相互間極易出現(xiàn)寄生電容。所以，金屬、襯底平板電容存在嚴(yán)重寄生問(wèn)題。為了降低寄生電容，避免電路模塊、元器件上走線。高層金屬距離襯底遠(yuǎn)，且電容小，所以采用高層金屬走線。敏感信號(hào)遠(yuǎn)離，縮短走線長(zhǎng)度。若距離比較長(zhǎng)，則嚴(yán)禁設(shè)置同一走線。針對(duì)敏感信號(hào)走線，也嚴(yán)禁經(jīng)過(guò)元器件。第三，元器件寄生效應(yīng)。由于元器件的寄生效應(yīng)也比較強(qiáng)，為了使器件寄生效應(yīng)降低，應(yīng)當(dāng)采用多管并聯(lián)方式，避免使用晶體管。第四，天線效應(yīng)。在開(kāi)展刻蝕操作時(shí)，由于晶體表面存在電荷，從而導(dǎo)致導(dǎo)體暴露，對(duì)柵介質(zhì)電荷造成損壞影響，從而導(dǎo)致天線效應(yīng)加劇。為了使天線效應(yīng)降低，需采用以下措施：首先，跳線法。將出現(xiàn)天線效應(yīng)的金屬層斷開(kāi)，利用通孔連接至其他層，之后返回至當(dāng)前層。應(yīng)用跳線法時(shí)，必須嚴(yán)格控制布線層次變化、通孔數(shù)量。其次，增加天線器件。當(dāng)金屬層出現(xiàn)天線效應(yīng)，并且和反偏二極管相連接，此時(shí)會(huì)產(chǎn)生電荷瀉放回路。當(dāng)電荷累積量大時(shí)，不會(huì)對(duì)柵氧層造成影響，促使天線效應(yīng)降低。對(duì)于長(zhǎng)走線來(lái)說(shuō)，為了避免出現(xiàn)天線效應(yīng)，可采用緩沖器切斷長(zhǎng)線，使天線效應(yīng)消失。對(duì)于晶片來(lái)數(shù)，電源與地之間、常開(kāi)型與常閉型之間，影響作用比較大，引發(fā)低阻抗通路，使電源、地線存在大電流。第五，閉鎖效應(yīng)。為了避免出現(xiàn)閉鎖效應(yīng)，在版圖設(shè)計(jì)、技術(shù)工藝、測(cè)試應(yīng)用等環(huán)節(jié)中，需要合理應(yīng)用解決措施。例如，降低寄生電流放大系數(shù)、CMOS襯底、N-阱電阻[4]。

3 版圖匹配

對(duì)于連接工藝，在設(shè)計(jì)版圖中的關(guān)聯(lián)性非常大，在集成電路中，屬于重要八步驟。利用版圖匹配設(shè)計(jì)，可以避免集成電路設(shè)計(jì)失效，是一種科學(xué)應(yīng)用技術(shù)。

3.1 減少工藝梯度影響

為了減少工藝梯度，推廣中心對(duì)稱結(jié)構(gòu)，處理好工藝梯度、電路性能的影響。對(duì)于一般匹配，采用圖1對(duì)稱結(jié)構(gòu)，簡(jiǎn)化連線操作，應(yīng)用到小面積情況，全面抵御橫向梯度影響。如果匹配精度要求比較高時(shí)，則需要應(yīng)用圖2的共質(zhì)心結(jié)構(gòu)，理論精度匹配良好，可以應(yīng)用到達(dá)面積情況下。

3.2 多晶硅刻蝕率一致性

當(dāng)電路中包含電流鏡、差動(dòng)放大器時(shí)，為了確保管子周邊環(huán)境的一致性，避免對(duì)長(zhǎng)度、多晶硅柵刻蝕造成影響。在具體操作中，于MOS管道兩側(cè)、電阻周邊，安裝Dummy管。在擺放時(shí)，應(yīng)當(dāng)匹配原電阻擺放方向，且電阻長(zhǎng)度等于原有長(zhǎng)度。遵循實(shí)際情況，對(duì)Dummy電阻長(zhǎng)度進(jìn)行調(diào)整。對(duì)于模擬電路，例如電流鏡、支路電流鏡、差動(dòng)放大器。在版圖繪制時(shí)，壓力效應(yīng)、熱效應(yīng)、體積效應(yīng)對(duì)各管道具備相同影響。

4 集成電路版圖設(shè)計(jì)的原則要求

集成電路版圖設(shè)計(jì)和設(shè)計(jì)工藝的關(guān)聯(lián)性強(qiáng)，版圖設(shè)計(jì)應(yīng)用匹配模式，有助于減少失配問(wèn)題。為了降低工藝梯度影響，需要應(yīng)用對(duì)稱結(jié)構(gòu)，確保連線便捷，更好地抗衡橫向梯度影響。在硬件布局上，芯片中心壓力比較小，并且呈現(xiàn)遞增擴(kuò)散趨勢(shì)，芯片外圍應(yīng)力比較大。當(dāng)采用發(fā)熱期間時(shí)，等溫線密度會(huì)逐漸下降，外圍溫度的影響比較小。當(dāng)中間為發(fā)熱體時(shí)，等溫線密度表示熱能分布，越靠近等溫線外側(cè)，溫度影響越小。在電路設(shè)計(jì)中，若存在功率器件，但是匹配器件對(duì)溫度高度敏感，此時(shí)必須合理選擇配置位置。通過(guò)分析布局規(guī)則可知，首先，應(yīng)當(dāng)遵循一致性原則，確保匹配期間處于同一方向和等壓，質(zhì)心具備一致性。其次，遵循對(duì)稱性原則。陣列排布時(shí)必須遵循對(duì)稱排布原則，一般應(yīng)用X軸和Y軸對(duì)稱方式。再次，遵循分散性原則。確保器件分散，確保期間均勻分布。最后，遵循緊湊性原則。在排列器件時(shí)，確保時(shí)間緊湊性[6]。

5 結(jié)語(yǔ)

綜上所述，在設(shè)計(jì)集成電路版圖時(shí)，引發(fā)失配的原因比較多，復(fù)雜度高，為了確保集成電路版圖設(shè)計(jì)的有效性，設(shè)計(jì)開(kāi)發(fā)人員在操作時(shí)，應(yīng)當(dāng)掌握版圖設(shè)計(jì)工具，尤其是使用方法，明確版圖設(shè)計(jì)規(guī)則，關(guān)注版圖失配，學(xué)習(xí)和掌握設(shè)計(jì)技巧，避免失配影響版圖設(shè)計(jì)，以此提升電路性能。