探討基于SoC的網(wǎng)絡(luò)互連單元的原理及應(yīng)用

曹驥

摘要：目前的芯片技術(shù)發(fā)展中，已經(jīng)開始構(gòu)造新型的網(wǎng)絡(luò)互連結(jié)構(gòu)，而其中基于SoC技術(shù)的網(wǎng)絡(luò)互連單元技術(shù)實(shí)現(xiàn)過程中，可以強(qiáng)化現(xiàn)有芯片系統(tǒng)的能力，所以具有良好的開發(fā)前景。基于對網(wǎng)絡(luò)互連單元應(yīng)用原理的分析，本文探討了該項(xiàng)技術(shù)的具體應(yīng)用方案，從而讓基于SoC的網(wǎng)絡(luò)互連單元能夠在后續(xù)的技術(shù)使用過程中更好發(fā)揮應(yīng)有作用。

關(guān)鍵詞：SoC;網(wǎng)絡(luò)直連單元;控制參數(shù)

中圖分類號：TN47文獻(xiàn)標(biāo)識碼：A文章編號：1672-9129（2020）13-0090-01

引言：基于SoC的網(wǎng)絡(luò)互連單元運(yùn)行中，必須要能夠通過對整個(gè)互連單元的合理配置，同時(shí)通過對相關(guān)參數(shù)的配置，讓整個(gè)系統(tǒng)能夠在運(yùn)行過程中處于高效運(yùn)行狀態(tài)，要求在構(gòu)造工作中，需要建立互連架構(gòu)系統(tǒng)，并且通過對整個(gè)系統(tǒng)工作原理的分析，方可讓該系統(tǒng)的配置方案符合標(biāo)準(zhǔn)。

1基于SoC的網(wǎng)絡(luò)互連單元的原理

1.1互連架構(gòu)信息。芯片上的網(wǎng)絡(luò)互連單元架構(gòu)過程中，要能夠配置SoC中的CPU內(nèi)核、Cache系統(tǒng)和存儲系統(tǒng)，之后通過高速接口，實(shí)現(xiàn)各個(gè)模塊間的告速連接工作模式。采取的方法包括總線連、交叉開關(guān)和片上網(wǎng)絡(luò)系統(tǒng)連接三種模式，這三個(gè)方法互有優(yōu)缺點(diǎn)[1]。對于片上總線技術(shù)，整體上較為成熟，并且更容易實(shí)現(xiàn)，但是可擴(kuò)展性以及帶寬參數(shù)存在限制;對于交叉開關(guān)系統(tǒng)，在帶寬方面具有優(yōu)勢，但是可擴(kuò)展性和實(shí)現(xiàn)代價(jià)參數(shù)相對較差;對于片上網(wǎng)絡(luò)技術(shù)，雖然可以消除當(dāng)前在帶寬和可擴(kuò)展性方面的劣勢，但是技術(shù)體系上并不成熟。

1.2系統(tǒng)工作原理。在網(wǎng)絡(luò)互連系統(tǒng)中，其技術(shù)原理是由函數(shù)構(gòu)建，按照函數(shù)的模式實(shí)現(xiàn)對相關(guān)信息的傳遞，可以借助該函數(shù)系統(tǒng)實(shí)現(xiàn)信息隔離，從而優(yōu)化關(guān)鍵的節(jié)點(diǎn)和網(wǎng)絡(luò)路徑。在每一個(gè)域內(nèi)同時(shí)存在多個(gè)開關(guān)，可以從任何接口之間啟動路由路徑，而所加入的函數(shù)配置涵蓋路由開關(guān)以及接口，內(nèi)部結(jié)構(gòu)可以使用IP工具創(chuàng)建復(fù)雜度較高的拓?fù)浣Y(jié)構(gòu)，整個(gè)互連網(wǎng)絡(luò)的內(nèi)部由多個(gè)模塊構(gòu)成，每個(gè)模塊帶有傳輸功能，其中包括時(shí)域交叉?zhèn)鬏敽瘮?shù)和數(shù)據(jù)的交叉?zhèn)鬏敽瘮?shù)。

1.3系統(tǒng)配置方法。在系統(tǒng)的配置過程，會將整個(gè)網(wǎng)絡(luò)互連單元設(shè)置成七個(gè)主設(shè)備和一個(gè)從設(shè)備，之后在各個(gè)設(shè)備之間形成路由路徑，對于系統(tǒng)中的接口結(jié)構(gòu)，需要在其中設(shè)置7個(gè)主接口與1個(gè)從接口，各個(gè)接口的位寬設(shè)置為40位，主接口的數(shù)據(jù)位寬為64位，支持AHB協(xié)議，從接口的位寬為128位，且支持AX1協(xié)議，之后使用時(shí)鐘對應(yīng)接口的時(shí)鐘，在高級選項(xiàng)內(nèi)根據(jù)實(shí)際需求配置參數(shù)。在地址體系中，采用master_0設(shè)置地址范圍和全局性的地址體系，之后將其映射到各個(gè)選項(xiàng)中。在實(shí)現(xiàn)體系中，要能夠建立主設(shè)備和從設(shè)備之間的拓?fù)浣Y(jié)構(gòu)，將選擇的master接口劃分到switch中，實(shí)現(xiàn)主從接口之間的延遲最小化。

2基于SoC的網(wǎng)絡(luò)互連單元的使用方法

2.1連接單元劃分。在連接單元的劃分中，可以劃分成三個(gè)網(wǎng)絡(luò)互連單元結(jié)構(gòu)（NIC），處理器經(jīng)過AX1協(xié)議總線訪問3個(gè)連接單元，并協(xié)調(diào)單元之中含有的各類信息。在配置生成了連接單元之后，選擇掛接設(shè)備的運(yùn)行速率。在NIC_0上，可掛接128個(gè)高速IO外設(shè)，比如借助AX1協(xié)議，最高5GHz的PCIE，在NIC_1上可掛接一般性的IO外設(shè)，如USB、GMAC等，在NIC_2上，可掛在低速外設(shè)，比如WDOC、CPIO等。

2.2系統(tǒng)結(jié)構(gòu)配置。在完成了基礎(chǔ)性的配置工作之后，可以在芯片上做出相應(yīng)操作，首先是對于不同協(xié)議之間的數(shù)據(jù)轉(zhuǎn)化，比如AX1協(xié)議和AHB協(xié)議轉(zhuǎn)換，另外對于不同版本間的協(xié)議轉(zhuǎn)換工作也可以落實(shí)，比如AXI4和AXI3的轉(zhuǎn)換，這兩種轉(zhuǎn)換模式必須根據(jù)如下要求：其一是使用唯一獨(dú)占通道，其二是AXI4的Bursts要被分割成多個(gè)AXI3的Bursts，每個(gè)長度最高為16節(jié)。

2.3控制參數(shù)配置?？刂茀?shù)的配置過程，要能夠形成多級時(shí)鐘的門控制電路，該系統(tǒng)可以使系統(tǒng)被轉(zhuǎn)換到另一個(gè)工地狀態(tài)，從而讓外部的時(shí)鐘控制器可以單獨(dú)請求時(shí)鐘域內(nèi)的相互連接模式，最終控制時(shí)鐘的門控制系統(tǒng)在該時(shí)鐘域中，存在未完成的相關(guān)事務(wù)時(shí)，要能夠?qū)崿F(xiàn)互連之后阻止新的事務(wù)繼續(xù)連接，之后該區(qū)域中生成的報(bào)告可以說明該進(jìn)程已經(jīng)完成，則時(shí)鐘控制器移除這一時(shí)鐘[2]。

對于擴(kuò)大和縮小數(shù)據(jù)的位寬功能，該擴(kuò)展功能需要應(yīng)用于對讀數(shù)據(jù)和寫數(shù)據(jù)的處理，將其構(gòu)造成不同長度的Burst，數(shù)據(jù)打包和處理的規(guī)則是，確定傳輸?shù)臄?shù)據(jù)正確無誤時(shí)對其縮小處理。對于擴(kuò)展和縮小的數(shù)據(jù)比例，要配置于1：2，1：4或者1：8狀態(tài)，同時(shí)配置FIFO與時(shí)鐘結(jié)構(gòu)，可以使用GPV按照時(shí)鐘頻率進(jìn)行，并配置FIFO功能以改變同步比率。

2.4其他配置結(jié)果。對于其他的配置工作，包括仲裁、循環(huán)避免處理、鎖定支持以及地址映射，所有的處理項(xiàng)目都需要根據(jù)相關(guān)工作要求建設(shè)。比如對于循環(huán)避免處理，由于AXI協(xié)議多個(gè)傳輸，因此當(dāng)一個(gè)節(jié)點(diǎn)中的路由有多個(gè)并發(fā)操作傳輸?shù)皆O(shè)備過程，為防止出現(xiàn)死鎖效應(yīng)，網(wǎng)絡(luò)連接單元需要制定相關(guān)規(guī)則，要求每個(gè)ASIB存在不同的CDAS配置，并且相同機(jī)制的CDAS配置應(yīng)用于寫傳輸和讀傳輸過程，這兩個(gè)操作模式需要分開建立。

結(jié)論：綜上所述，基于SoC技術(shù)的網(wǎng)絡(luò)互連單元建設(shè)過程中，需要了解互連架構(gòu)的基本信息，之后正確配置啟動單元數(shù)量和互連單元的相關(guān)端口，借助在其中配置的函數(shù)完成任務(wù)。在該結(jié)構(gòu)的建立階段，需要實(shí)現(xiàn)對所有參數(shù)的協(xié)調(diào)和處理，只有在所有的配置結(jié)果準(zhǔn)確無誤時(shí)才可使用。

參考文獻(xiàn)：

[1]陳常浩. 面向物聯(lián)網(wǎng)SoC應(yīng)用I3C接口的信號完整性分析[D].西安電子科技大學(xué)，2019.

[2]Net Speed發(fā)布以人工智能為基礎(chǔ)的SoC芯片內(nèi)部互連解決方案Orion AI[J].中國集成電路，2018，27（08）：15.