基于FPGA信號(hào)傳輸兩級(jí)數(shù)字多相濾波器的研究*

（華中光電技術(shù)研究所-武漢光電國(guó)家研究中心 武漢 430223）

1 引言

數(shù)字信號(hào)傳輸通道要求具備有寬頻率覆蓋范圍，較高的靈敏度，實(shí)時(shí)信號(hào)處理等特點(diǎn)[2]。此外，數(shù)字信道化傳輸接收實(shí)現(xiàn)了頻分和數(shù)字下變頻，較好地解決了高速A/D芯片與低速信號(hào)處理器之間的矛盾[3]。根據(jù)應(yīng)用需求，有時(shí)需要對(duì)一級(jí)信道化輸出再進(jìn)行二級(jí)信道化處理，進(jìn)一步提高分辨率，本文基于多相濾波器組并通過(guò)FPGA實(shí)現(xiàn)并行結(jié)構(gòu)和多相分支折疊結(jié)構(gòu)，最終高效實(shí)現(xiàn)寬帶兩級(jí)數(shù)字信號(hào)傳輸信道化[4～5]。

2 信道化系統(tǒng)結(jié)構(gòu)

傳統(tǒng)信道化傳輸模塊的實(shí)現(xiàn)如圖1。

圖中x(nT)為采樣后的高速數(shù)據(jù)。hk(nT)，k=0，1，…K-1為帶通濾波器。設(shè)N階低通濾波器的單位沖擊響應(yīng)為h0[n]。K個(gè)濾波器覆蓋整個(gè)監(jiān)視頻帶，每個(gè)濾波器的中心頻率是ωk=2πk/K，則：

為了能夠覆蓋整個(gè)頻域，采用50%交疊的方式，濾波器在3db處交疊。

圖1 數(shù)字信道化傳輸模塊結(jié)構(gòu)圖

3 多相濾波器組高效結(jié)構(gòu)

對(duì)圖1中取一具體信道如圖2所示。

圖2 第K信道濾波原理圖

輸入信號(hào)是x(n1T1)，經(jīng)過(guò)hk(n1T1)后輸出uk(n1T1)，再頻譜搬移，使其中心頻率平移到坐標(biāo)原點(diǎn)附近得到vk(n1T1)，然后對(duì)vk(n1T1)進(jìn)行M倍抽取，得到該通道輸出信號(hào)yk(n2T2)，其中T2=MT1。結(jié)合式（2）得[6]

設(shè)N滿足N=KP，令m=r+pK，其中r=0，1，…K-1；p=0，1，…P-1，則

采用50%交疊時(shí)式（3）可以改寫(xiě)為

yk(n)可由離散傅立葉反變換表示。IDFT可以利用IFFT進(jìn)行計(jì)算。于是得到圖3所示的基于均勻IDFT濾波器組的數(shù)字式信道化接收機(jī)結(jié)構(gòu)[7～8]。

濾波部分是在抽取之后，即濾波是在降速后進(jìn)行，提高了實(shí)時(shí)處理能力。另外，濾波器的系數(shù)均分在每個(gè)支路上，這樣每一支路濾波器的系數(shù)就只有原來(lái)濾波器系數(shù)的1/K個(gè)，可以減少濾波運(yùn)算的累積誤差，提高計(jì)算精度。

圖3 基于DFT的數(shù)字式信道化接收模塊結(jié)構(gòu)

4 數(shù)字信道化FPGA實(shí)現(xiàn)高效架構(gòu)設(shè)計(jì)

4.1 數(shù)字信道化的并行結(jié)構(gòu)

并行結(jié)構(gòu)是一種以資源換速度的方法。利用并行設(shè)計(jì)思想[9～11]，將式（5）按L=2進(jìn)行展開(kāi)。

其框架結(jié)構(gòu)如圖4。

圖4 M倍抽取的數(shù)字信道化并行處理結(jié)構(gòu)

由圖4可得，M倍抽取的數(shù)字信道化可以分解為兩個(gè)2M（2M=K）倍抽取的數(shù)字信道化。設(shè)2M（8）倍抽取的數(shù)字信道化的處理速度為f1，則系統(tǒng)處理速度f(wàn)2=2f1。

4.2 多相分支折疊結(jié)構(gòu)

折疊技術(shù)是一種以時(shí)間換面積的方法。如圖4所示，設(shè)x（n）的采樣周期為T(mén)1，經(jīng)過(guò)8倍抽取后的數(shù)據(jù)將保持8個(gè)時(shí)鐘周期不變，因此可以對(duì)算術(shù)運(yùn)算單元進(jìn)行8次復(fù)用。為方便闡述，將如5圖所示一個(gè)多相分支結(jié)構(gòu)簡(jiǎn)記為P0，并將h0(pK+r)簡(jiǎn)記為hr(p)。

圖5 一個(gè)多相分支

圖5（b）中，Hr=[hr(0)，hr(1)...hr(P-1)]。根據(jù)折疊方程可以得出多相濾波器的折疊結(jié)構(gòu)如圖6所示。

圖6 多相濾波器折疊結(jié)構(gòu)

其中l(wèi)=1，2...，每K個(gè)周期完成一次折疊，如上圖所示，在第lK+0個(gè)時(shí)鐘周期，系數(shù)向量H7、X（1K-7）送入P0進(jìn)行處理，P0的輸出結(jié)果接到ε7(1K)，同理在第lK+1個(gè)時(shí)鐘周期，系數(shù)向量H6、X（1K-6）送入P0進(jìn)行處理，P0的輸出結(jié)果接到ε6(1K)，這樣經(jīng)過(guò)K個(gè)周期P0依次輸出ε7(1K)…ε0(1K)。

5 系統(tǒng)及各模塊實(shí)現(xiàn)與仿真

本設(shè)計(jì)基于Xilinx公司的FPGA，應(yīng)用ISE開(kāi)發(fā)套件進(jìn)行設(shè)計(jì)。整個(gè)過(guò)程的仿真應(yīng)用Matlab產(chǎn)生輸入信號(hào)的采樣量化。仿真中需要將Modelsim仿真產(chǎn)生的輸出數(shù)據(jù)導(dǎo)入到Matlab中繪圖查看功能實(shí)現(xiàn)情況。

5.1 系統(tǒng)框架

本文所研究的兩級(jí)信道化的寬帶數(shù)字接收機(jī)結(jié)構(gòu)整體系統(tǒng)結(jié)構(gòu)主要由三個(gè)大的模塊構(gòu)成，如圖7所示，第一個(gè)模塊是第一級(jí)信道化的實(shí)現(xiàn)，然后經(jīng)過(guò)第二個(gè)模塊，進(jìn)行信道檢測(cè)后選擇出信號(hào)所在的信道，也可以通過(guò)選擇端選擇出感興趣的信道，之后將選擇后的信道輸入到第二級(jí)信道化模塊進(jìn)行二次頻段分割，確定信號(hào)的最終所在信道[12]。

圖7 系統(tǒng)框架圖

5.2 系統(tǒng)仿真與實(shí)現(xiàn)

為了驗(yàn)證系統(tǒng)結(jié)構(gòu)的有效性，設(shè)計(jì)了一個(gè)8通道的仿真系統(tǒng)。設(shè)采樣率fs為3GHz，兩級(jí)均為8個(gè)信道。輸入信號(hào)是載頻（即起始頻率）為743MHz，帶寬28MHz的線性調(diào)頻信號(hào)。調(diào)制使各信道中心頻率被搬移到零頻[13]。由于是實(shí)信號(hào)輸入，所以頻譜圖是對(duì)稱的。經(jīng)過(guò)第一級(jí)信道化后的結(jié)果如圖8所示。經(jīng)過(guò)信道檢測(cè)確定信號(hào)出現(xiàn)在信道3中后進(jìn)入第二級(jí)的信道化處理。經(jīng)Matlab進(jìn)行多相濾波算法仿真結(jié)果如下。

圖8 線性調(diào)頻信號(hào)第一級(jí)后頻譜圖

圖9 線性調(diào)頻信號(hào)第二級(jí)后頻譜圖

經(jīng)過(guò)仿真驗(yàn)證，輸入信號(hào)在經(jīng)過(guò)多相濾波器后能夠出現(xiàn)在對(duì)應(yīng)信道中，實(shí)現(xiàn)輸入信號(hào)的信道化接收，驗(yàn)證了此系統(tǒng)設(shè)計(jì)的正確性。

為了驗(yàn)證FPGA實(shí)現(xiàn)多相濾波算法的正確性，Matlab控制信號(hào)源產(chǎn)生3種4個(gè)信號(hào)作為輸入信號(hào)，經(jīng)過(guò)高速ADC接收與FPGA多相濾波信道化處理后，利用仿真軟件Modelsim查看輸出信道化結(jié)果。

ADC采樣率fs為3GHz，兩級(jí)均為8個(gè)信道。輸入信號(hào)為以下4個(gè)見(jiàn)表1。

表1 輸入信號(hào)及參數(shù)

4個(gè)信號(hào)都屬于第一級(jí)第2信道內(nèi)，對(duì)該信道進(jìn)行第二級(jí)信道化后輸出情況如圖10所示，4個(gè)信號(hào)分別處于不同的信道，從而驗(yàn)證了FPGA實(shí)現(xiàn)多相濾波信道化的正確性、有效性。

圖10 FPGA第二級(jí)信道化信道輸出

6 結(jié)語(yǔ)

本文研究實(shí)現(xiàn)了一種基于多相濾波的兩級(jí)數(shù)字信道化的設(shè)計(jì)，介紹了各模塊的功能，著重分析了基于多相濾波技術(shù)的數(shù)字信道化設(shè)計(jì)與實(shí)現(xiàn)。對(duì)設(shè)計(jì)中應(yīng)用的技術(shù)理論做了相應(yīng)分析[14]。利用Matlab仿真驗(yàn)證多相濾波算法的正確性，并通過(guò)FPGA進(jìn)行多相濾波信道化實(shí)現(xiàn)，最后通過(guò)Matlab與Modelsim的仿真，驗(yàn)證了設(shè)計(jì)的正確性、有效性，完成了基于FPGA實(shí)現(xiàn)的兩級(jí)數(shù)字信道化的研究。