高壓電解電容波峰焊放電擊穿板上芯片的機(jī)理研究及對(duì)策

王大波 施清清 李會(huì)超 宗巖

摘要：芯片失效作為困擾電子行業(yè)的難題，失效機(jī)理復(fù)雜，對(duì)于因生產(chǎn)現(xiàn)場(chǎng)環(huán)境造成的過電、靜電失效，環(huán)節(jié)無法鎖定。通過對(duì)高壓電解電容帶電插裝對(duì)印制電路板上芯片損傷分析，確定主板過波峰焊時(shí)錫面連錫短路導(dǎo)致高壓電解電容放電擊穿芯片的失效機(jī)理，并制定管控對(duì)策，有效降低芯片失效不良。

關(guān)鍵詞：芯片失效;高壓電解電容;擊穿;波峰焊;PcBA

0引言

隨著電子技術(shù)的發(fā)展，小型化、集成化的芯片被應(yīng)用于各個(gè)領(lǐng)域，如何保證自身可靠性及產(chǎn)品質(zhì)量成為芯片廠商不斷深入研究的熱點(diǎn)。但芯片因生產(chǎn)環(huán)境、使用環(huán)境苛刻，失效情況時(shí)有發(fā)生。目前業(yè)界已經(jīng)識(shí)別到的失效原因分兩大類：①芯片本身制造缺陷;②生產(chǎn)現(xiàn)場(chǎng)不規(guī)范操作導(dǎo)致失效。業(yè)內(nèi)常用的失效分析方法包括：芯片開封、X-Ray無損探傷、SEM掃描電鏡、EMMI偵測(cè)等。此類分析方法對(duì)于芯片制造缺陷，如晶元異常、金線綁定異常等能直觀判斷失效環(huán)節(jié)，但是對(duì)于因生產(chǎn)現(xiàn)場(chǎng)環(huán)境造成的EOS（過電應(yīng)力）、ESD（靜電放電）卻難以鎖定失效點(diǎn)，給生產(chǎn)、產(chǎn)品質(zhì)量改善帶來不便。

電解電容因容量大，廣泛應(yīng)用于輸出濾波電路中，起儲(chǔ)能和濾波作用。高壓電解電容因其制造工藝及電子特性，在插裝前會(huì)殘留部分電壓，而殘留電壓對(duì)于電路板上半導(dǎo)體器件的影響一直被行業(yè)內(nèi)電路設(shè)計(jì)者所忽略。學(xué)者針對(duì)高壓電解電容殘留電壓對(duì)芯片失效進(jìn)行深入研究，并做了充分試驗(yàn)驗(yàn)證。結(jié)果表明高壓電解電容未放電即插裝，在過波峰焊時(shí)會(huì)通過錫面將殘留電壓作用于芯片上，致使芯片失效。同時(shí)，學(xué)者通過大量數(shù)據(jù)驗(yàn)證，通過改進(jìn)電路布局或過板方向，有效解決了因高壓電解電容未放電導(dǎo)致的芯片失效，降低產(chǎn)品不良率，提高產(chǎn)品可靠性。

1案例分析

1.1背景

控制器車間生產(chǎn)某兩款主板，某廠家開關(guān)電源芯片零星下線，批次不集中，失效外在表現(xiàn)為芯片的1腳（使能腳）與5腳（地腳）之間阻抗值異常，正常品阻抗為M歐級(jí)別，失效品阻抗為K歐級(jí)別。對(duì)正常、異常芯片分別測(cè)試U-I曲線，如圖1、圖2所示，表明芯片失效，有漏電流。圖3、圖4為異常芯片X-Ray圖像，結(jié)果表明芯片內(nèi)部結(jié)構(gòu)無明顯異常。經(jīng)廠家對(duì)芯片開封確認(rèn)，如圖5所示，確認(rèn)芯片失效模式為過電損傷。

1.2分析過程

取庫(kù)存開關(guān)電源芯片，對(duì)PIN1（EN/UV）腳與PIN5（s）腳施加15V直流電壓，測(cè)試阻值，試驗(yàn)后芯片1～5腳阻抗在10kΩ左右，與下線異常品阻抗一致，測(cè)試U-I曲線與下線品一致，存在明顯漏電。經(jīng)對(duì)芯片開封確認(rèn)，芯片屬過電失效。

對(duì)生產(chǎn)線及員工的靜電防護(hù)、在線測(cè)試設(shè)備進(jìn)行排查，未發(fā)現(xiàn)異常。為鎖定失效環(huán)節(jié)，對(duì)未上線芯片全檢1～5腳阻抗，無異常后進(jìn)入下一生產(chǎn)流程。最終鎖定失效環(huán)節(jié)發(fā)生在主板進(jìn)入波峰焊后與出波峰焊間，進(jìn)一步檢查波峰焊設(shè)備接地狀態(tài)及防靜電檢查，無異常。初步分析為高溫導(dǎo)致芯片失效。因芯片為SMT貼裝，對(duì)比回流焊、波峰焊溫度及過板時(shí)間，回流焊環(huán)境更為惡劣，但未出現(xiàn)異常。同步安排芯片高溫、低溫、冷熱沖擊、高溫潮態(tài)試驗(yàn)均未發(fā)現(xiàn)異常，鎖定失效發(fā)生在波峰焊浸錫環(huán)節(jié)。

對(duì)開關(guān)電源芯片電路分析，電路中有450v/22uf的電解電容，初步鎖定過電源為電解電容放電異常。經(jīng)驗(yàn)證，使用直流電源對(duì)主板上電解電容充15V的直流電后對(duì)開關(guān)電源芯片1-5腳進(jìn)行放電，芯片失效，與下線樣品現(xiàn)象一致。查詢?cè)撔酒夹g(shù)參數(shù)，P1N1腳（EN/UV）工作的最大額定電壓為9V，高于9V有過電擊穿隱患。隨機(jī)抽取350個(gè)未上線使用的電解電容測(cè)試殘余電壓，有3個(gè)電壓高于10V，理論上高壓電解電容殘余電壓在未放電即插裝使用存在擊穿芯片隱患。

2實(shí)驗(yàn)驗(yàn)證

2.1驗(yàn)證條件及結(jié)果

1.同編碼電容及下線主板;

2.殘余電壓：30V;

3.驗(yàn)證數(shù)量：30PCS;

4.驗(yàn)證結(jié)果：未復(fù)現(xiàn)。

2.2原因分析

通過對(duì)生產(chǎn)過程及波峰焊內(nèi)部構(gòu)造分析，確認(rèn)未復(fù)現(xiàn)原因有以下3點(diǎn)：

1）電解電容充電后會(huì)靜態(tài)放電，下線主板由波峰焊入口到錫爐位置需5min，同步做電容靜態(tài)放電試驗(yàn)，如圖6所示，表明電容殘余電壓隨時(shí)間遞減。

2）電解電容插裝后由插件段至波峰焊錫爐過程中，因鏈爪不平穩(wěn)電容在晃動(dòng)過程中引腳會(huì)碰到焊點(diǎn)過孔沉銅，經(jīng)由印制線路板回路中耗能器件，加速電容放電。經(jīng)驗(yàn)證，電容充電后，人為晃動(dòng)電容會(huì)加速放電。同步對(duì)充電后電容在波峰焊內(nèi)部不同階段殘余電壓測(cè)量，浸錫前殘余電壓相差較大，高可至20V，低可至5V以下，表明電容帶電插裝后其放電過程屬隨機(jī)過程，存在偶發(fā)性。

3）高壓電解電容放電擊穿芯片發(fā)生在主板浸錫過程中，因該芯片為sMT貼裝，需滿足電容引腳和芯片1腳測(cè)試點(diǎn)同時(shí)接觸錫面方可實(shí)現(xiàn)放電。錫爐的錫面為鋸齒狀斜坡面，波峰高度有差異。同時(shí)，若電容雙引腳浸錫則放電給錫面而不會(huì)給芯片。

結(jié)合以上三點(diǎn)，高壓電解電容放電擊穿芯片需空間與時(shí)間上同時(shí)滿足要求，為概率性事件，此為該芯片零星下線原因。

3失效機(jī)理分析

3.1失效機(jī)理

對(duì)主板電路及過板方向進(jìn)行分析，電容負(fù)極與開關(guān)電源芯片5腳共地，芯片1腳與過孔測(cè)試點(diǎn)共線路。當(dāng)測(cè)試點(diǎn)、電容正極同時(shí)處于錫面時(shí)，電容的正極與測(cè)試點(diǎn)通過錫面連通，即此時(shí)電容正極與芯片1腳連通形成回路，相當(dāng)于電容儲(chǔ)存電量直接作用于開關(guān)電源芯片，致使芯片失效，失效機(jī)理如圖7所示。

用導(dǎo)線將電容的正極與測(cè)試點(diǎn)短接，模擬過錫爐情形，短接導(dǎo)線模擬測(cè)試點(diǎn)與電容正極同時(shí)浸錫錫面。電容充電后插裝，測(cè)試芯片1～5腳阻抗，阻抗異常，與下線現(xiàn)象一致。同步增加電容帶電插裝驗(yàn)證，故障可復(fù)現(xiàn)。

3.2失效模式確認(rèn)

此開關(guān)電源芯片共使用在7款PcB上，統(tǒng)計(jì)18個(gè)月生產(chǎn)數(shù)量及芯片下線數(shù)量如表1所示。

從上表可以得出，迄今此開關(guān)電源芯片所用的板，只有c、D兩款主板有下線，針對(duì)此主板上的開關(guān)電源芯片、電容、測(cè)試點(diǎn)、過板方向等布局展開研究。

B主板從過板方向看，電容先于芯片1腳測(cè)試點(diǎn)浸錫，電容過錫爐時(shí)電容正負(fù)極先接觸錫面，測(cè)試點(diǎn)還未接觸錫面前電容已放電，因此沒有電容放電給芯片的條件。

F、G兩款主板芯片1腳的測(cè)試點(diǎn)先接觸錫面，而后電容正負(fù)極引腳同時(shí)浸錫，三者有共同處于錫面的時(shí)間，但當(dāng)電容的正負(fù)極同時(shí)浸錫時(shí)，電容即放電，不會(huì)再通過測(cè)試點(diǎn)回路放電給芯片。

A、E兩款主板從過板方向看，芯片1腳測(cè)試點(diǎn)先過錫爐，存在電容、測(cè)試點(diǎn)同時(shí)處于錫面的條件，但是此主板的電容是負(fù)極先接觸錫面，即存在電容負(fù)極、測(cè)試點(diǎn)同時(shí)處于錫面的情況。此時(shí)電容負(fù)極通過錫面與測(cè)試點(diǎn)連通，測(cè)試點(diǎn)與芯片1腳連通，即電容負(fù)極與芯片1腳連通，而電容的負(fù)極與芯片的5腳是連通的，此時(shí)相當(dāng)于電容的負(fù)極同時(shí)與芯片的1腳和5腳連通，而此時(shí)電容的正極在錫面以外，顯然無放電回路，如圖8所示。當(dāng)電容的正極進(jìn)入錫面以后，電容的正極與負(fù)極通過錫面連通，電容的電會(huì)直接通過錫爐釋放。

排查c、D兩款主板歷史在線失效數(shù)據(jù)時(shí)，了解到此兩款主板的最初生產(chǎn)的階段此開關(guān)電源芯片無在線失效案例，進(jìn)一步調(diào)查發(fā)現(xiàn)，此兩款主板進(jìn)行過三次版本升級(jí)，更改后開始出現(xiàn)芯片在線失效，對(duì)比幾次更改情況，第一次更改調(diào)整了電容、芯片、測(cè)試點(diǎn)的布局，改變了波峰焊階段電容放電回路，滿足電容對(duì)芯片放電的條件，此點(diǎn)更改后一直延續(xù)到后面的版本，因此第一次更改后的版本都出現(xiàn)過此芯片的零星下線。

為驗(yàn)證以上分析的準(zhǔn)確性，將c、D兩款主板改變過板方向，從而破壞了電容放電給芯片的放電回路，累計(jì)驗(yàn)證數(shù)據(jù)超過3w，開關(guān)電源芯片無一在線失效案例，進(jìn)一步佐證了分析的準(zhǔn)確性。

4結(jié)論與對(duì)策

4.1研究結(jié)論

芯片生產(chǎn)線失效的原因?yàn)橥靼宓母邏弘娊怆娙荽嬖诜烹姴粡氐椎那闆r，當(dāng)主板經(jīng)過錫面時(shí)，電容的正極與芯片1腳的測(cè)試點(diǎn)同時(shí)處在錫面，而測(cè)試點(diǎn)是與芯片1腳連通的，同時(shí)電容的負(fù)極與芯片的5腳連通，即相當(dāng)于電容的正負(fù)極分別加在芯片的1腳和5腳，從而將參與電壓釋放在上，導(dǎo)致芯片過電失效，原理如圖7所示。

對(duì)于DIP封裝的芯片，無需依靠測(cè)試點(diǎn)，芯片的引腳直接與錫面接觸，此種情況下，需考慮芯片上高壓電解電容在主板上的空間布局，同時(shí)要考慮錫面的寬度。芯片過電損傷后，其在廠內(nèi)并不以某種失效形式表現(xiàn)，但長(zhǎng)期運(yùn)行影響芯片及成品可靠性。

4.2解決對(duì)策

為減少因高壓電解電容未放電插裝導(dǎo)致的芯片失效，可選擇以下方案進(jìn)行解決：

1）PcBA的空間布局滿足電解電容兩正負(fù)引腳的連線垂直波峰焊過板方向，既確保電容的正負(fù)引腳同時(shí)進(jìn)入錫面，將可能存儲(chǔ)的電放給錫面。

2）貼片封裝的芯片考慮將其測(cè)試點(diǎn)布控在遠(yuǎn)離高壓電解電容的位置，具體是平行過板方向的距離大于波峰焊錫爐錫面的距離，DIP封裝芯片考慮芯片本身遠(yuǎn)離高壓電解電容的位置，具體是平行過板方向的距離大于波峰焊錫爐錫面的距離，同時(shí)確保與芯片引腳連通的電容引腳先到達(dá)錫面。