一種基于頻率預(yù)測(cè)算法的快速鎖定全數(shù)字鎖相環(huán)

譚寧禹

摘要：近年來，5G和物聯(lián)網(wǎng)應(yīng)用對(duì)片上系統(tǒng)時(shí)鐘提出了新的需求。鎖相環(huán)在片內(nèi)發(fā)揮著重要的作用，以產(chǎn)生不同的時(shí)鐘源。這些新需求的主要關(guān)注點(diǎn)快速鎖定、低功耗、低噪聲和小面積。隨著CMOS工藝的發(fā)展，模擬鎖相環(huán)的工作電壓逐漸降低，其設(shè)計(jì)面臨著巨大的挑戰(zhàn)。根據(jù)市場(chǎng)需求，采用全數(shù)字鎖相環(huán)（ADPLL）進(jìn)行數(shù)字設(shè)計(jì)，以減少設(shè)計(jì)時(shí)間和設(shè)計(jì)工作量。此外，使用標(biāo)準(zhǔn)單元實(shí)現(xiàn)的ADPLL不僅可以加快設(shè)計(jì)時(shí)間，而且可以提高可移植性。當(dāng)系統(tǒng)處于休眠狀態(tài)時(shí)，鎖相環(huán)功耗控制著系統(tǒng)的待機(jī)功耗。因此，如果鎖相環(huán)可以快速鎖定頻率和相位，鎖相時(shí)間就可以減少，這樣鎖相環(huán)就可以在低功率模式下關(guān)閉。本文提出了一種基于頻率預(yù)測(cè)算法的快速鎖定ADPLL。該鎖相環(huán)在中芯國(guó)際130nm CMOS-Y-藝中進(jìn)行了實(shí)現(xiàn)和驗(yàn)證。

關(guān)鍵詞：全數(shù)字鎖相環(huán);快速鎖定;頻率預(yù)測(cè)算法

0引言

近年來，隨著5G和物聯(lián)網(wǎng)的發(fā)展，鎖相環(huán)（PLL）在片上系統(tǒng)（soc）中扮演著重要的角色。在一個(gè)soc中，通常需要幾個(gè)鎖相環(huán)為不同的I/O接口提供不同的時(shí)鐘源。鎖相環(huán)產(chǎn)生不同的頻率，適用于不同的應(yīng)用場(chǎng)合，廣泛應(yīng)用于移動(dòng)通信系統(tǒng)、無線通信系統(tǒng)和生物醫(yī)學(xué)電子領(lǐng)域。傳統(tǒng)鎖相環(huán)是由電荷泵鎖相環(huán)實(shí)現(xiàn)的，在先進(jìn)的CMOS工藝中，鎖相環(huán)的設(shè)計(jì)面臨泄漏電流的挑戰(zhàn)。此外，電壓控制振蕩器（Kvco）的增益由于控制電壓范圍的縮小而增大。因此，它很容易遭受噪聲對(duì)控制電壓的影響。傳統(tǒng)鎖相環(huán)中含有一些無源器件，模擬環(huán)路濾波器芯片面積大、成本高。并且傳統(tǒng)鎖相環(huán)鎖相時(shí)間長(zhǎng)，功耗高。因此，隨著工藝尺度的減小，由VCO、電荷泵和模擬環(huán)路濾波器組成的鎖相環(huán)不適合新的要求，即低功耗、低電壓、低芯片面積，尤其是快速鎖定。

全數(shù)字鎖相環(huán)（ADPLL）利用了CMOS工藝的優(yōu)點(diǎn)，與傳統(tǒng)鎖相環(huán)相比，ADPLL采用數(shù)字電路代替無源器件。將VCO轉(zhuǎn)換為數(shù)字控制振蕩器（DCO），并將模擬濾波器轉(zhuǎn)換為數(shù)字濾波器。芯片尺寸減小，芯片成本相應(yīng)降低。因此，ADPLL可以在低電壓下工作，芯片面積小。

為了實(shí)現(xiàn)快速鎖定，需要對(duì)全數(shù)字鎖相環(huán)引入快速鎖定算法。這里采用了一種新穎的頻率預(yù)測(cè)算法來對(duì)數(shù)控振蕩器控制字進(jìn)行預(yù)測(cè)，來加快鎖定速度。

1快速鎖定全數(shù)字鎖相環(huán)

1.1全數(shù)字鎖相環(huán)架構(gòu)

采用基于計(jì)數(shù)器的全數(shù)字鎖相環(huán)系統(tǒng)結(jié)構(gòu)，本論文提出了一種寬頻帶的，低功耗的、能夠?qū)崿F(xiàn)自適應(yīng)快速鎖定的全數(shù)字鎖相環(huán)系統(tǒng)架構(gòu)，如圖1所示。其中，模擬電路包括數(shù)字時(shí)間轉(zhuǎn)換器、時(shí)間數(shù)字轉(zhuǎn)換器、LC數(shù)控振蕩器。高速數(shù)字電路包含有snapshot電路、可變時(shí)鐘相位累加器、E-A調(diào)制器。而低速數(shù)字電路則包含有限狀態(tài)機(jī)、數(shù)字濾波器、相位檢測(cè)器、DTC增益校正電路、TDC輸出擴(kuò)展電路、DCO增益校正電路、DCO細(xì)調(diào)bank行列控制邏輯、DTC輸入溫度碼解碼電路。

首先，整數(shù)輸入分頻比和輸出時(shí)鐘分別累加得到整數(shù)相位與可變相位。之后，這兩個(gè)相位被送到相位檢測(cè)器中進(jìn)行做差，得到整數(shù)相位差。同時(shí)，參考時(shí)鐘通過數(shù)字時(shí)間轉(zhuǎn)換器進(jìn)行延遲，得到。采用一個(gè)快照電路提供重定時(shí)時(shí)鐘cKR和門控時(shí)鐘CKG，利用時(shí)間數(shù)字轉(zhuǎn)換器檢測(cè)CKG和之間的分?jǐn)?shù)相位差。隨后，整體的相位差通過將和相加得到。最后，一個(gè)數(shù)字濾波器將處理得到數(shù)控振蕩器控制字來控制數(shù)控振蕩器的振蕩頻率。

1.2頻率預(yù)測(cè)算法

快速鎖定算法在原理上包含兩種類型。第一個(gè)是在環(huán)路開始運(yùn)行之前預(yù)測(cè)數(shù)控振蕩器控制字。該方法減小了初始相位差。另一種是采用換檔算法自適應(yīng)控制帶寬。既滿足鎖定速度的要求，又滿足相位噪聲的要求H。

由于我們?yōu)榱双@得較好的相位噪聲，選擇了LC振蕩器，而不是環(huán)形振蕩器，LC振蕩器的調(diào)諧曲線并不是嚴(yán)格線性的，所以與環(huán)形振蕩器相比其頻率預(yù)測(cè)無法直接精確得到控制字的值，但是由于粗調(diào)和中調(diào)陣列的調(diào)諧步長(zhǎng)較大，所以仍然可以得到較為精確的預(yù)測(cè)值。

2仿真結(jié)果

本ADPLL在中芯國(guó)際130nm CMOSI藝中實(shí)現(xiàn)。系統(tǒng)功耗總結(jié)如下表1。系統(tǒng)性能總結(jié)如表2所示。系統(tǒng)版圖如N3所示。

3總結(jié)

本文提出了一種新的快速鎖定全數(shù)字鎖相環(huán)，該ADPLL具有功耗低、面積小、噪聲低、鎖相速度快等優(yōu)點(diǎn)。引入的頻率預(yù)測(cè)算法可以在環(huán)路鎖定開始前完成數(shù)控振蕩器控制字的預(yù)測(cè)，從而極大減小上電和跳頻時(shí)的鎖定時(shí)間，滿足快速鎖定的需求。