CMOS集成電路ESD保護技術分析

摘 要 互補金屬氧化物半導體（CMOS）集成電路內(nèi)部器件縮放技術使其面臨嚴重靜電放電（ESD）威脅，當前采用靜電放電保護電路，實際能力有限。本文先分析了靜電放電保護器件工作特性與相關參數(shù)，隨后，著重探討了互補金屬氧化物半導體集成電路靜電放電保護技術設計、優(yōu)化，根據(jù)測試結果判斷應用效果。

關鍵詞 集成電路;靜電放電;保護技術

引言

伴隨我國集成電路制造工藝技術水平的提升，集成電路發(fā)展水平顯著提高，且推動其朝向高速率、低能耗與多功能方向發(fā)展。但在芯片性能提高的同時，也存在互補金屬氧化物半導體絕緣層變薄的情況，使電路整體抗壓能力下降，因此，加強集成電路的靜電放電保護管理和技術優(yōu)化，成為一項重點內(nèi)容。

1ESD保護器件工作特性與參數(shù)

1.1 工作原理

靜電放電保護裝置以兩種方式工作。即，提供低電阻排放通道切換靜電放電電流，繞過檢測能量以防止受保護電路損壞。同時抑制暫時靜電放電電壓的急劇上升，在受保護的電路工作電壓附近鉗制針電壓。利用多層可變電阻、二極管陣列、金屬氧化物半導體場效應電晶體、聚合物抑制器、硅等保護裝置進行靜電放電保護設計是電子產(chǎn)品抗靜電放電設計的一般方法。金屬氧化物半導體電晶體是最常用的靜電放電保護裝置。使用保護裝置從主破壞區(qū)域發(fā)射靜電放電電流，保護裝置在主破壞區(qū)域保持完好。但是，這種限制具有二次破壞特性。保護裝置因電壓或電流過多而進入二級破壞區(qū)域時，會發(fā)生永久性損壞[1]。

1.2 工作參數(shù)

通過傳輸線脈沖技術獲得的特性圖顯示的曲線反映電壓的猝滅現(xiàn)象，測量靜電放電保護程序等級的參數(shù)。靜電放電保護程序的優(yōu)勢決定何時打開靜電放電保護程序。是二次斷點。靜電放電電壓額定值由通過二次制動電流保持電壓的大小，提供低電阻電流排出路徑。同時，強電場、高電流、瞬時短脈沖要求保護裝置具有很快的限制響應時間。二次擊穿電壓和限制反應時間等都是表示靜電放電保護裝置防靜電功能的特征參數(shù)

2CMOS集成電路ESD保護技術

2.1 保護設計

在抗靜電放電保護措施中，最為有效同時也是最重要的方法是將靜電保護電路結構添加到已有的集成電路中。靜電保護機制主要功能在于發(fā)生靜電故障時，可以有效釋放系統(tǒng)內(nèi)的靜電，以免對其他設備內(nèi)部工作電路產(chǎn)生影響。實際上，有效靜電防護結構設計是一項長期發(fā)展過程，而且其抗靜電放電能力需要在良好保護中不斷被優(yōu)化和改進。當系統(tǒng)出現(xiàn)了靜電放電沖擊時，靜電放電保護電路需要建立能立即釋放靜電能量的通路，并且保護電路本身要有承受高電流的能力。所以，保護電路需要有較低擊穿電壓或者高觸發(fā)速度，形成低電阻路徑，并均勻釋放靜電放電能量[2]。

在進行設計中，要在電路附近提供穩(wěn)定電壓箱，以此實現(xiàn)輸入設備的保護并方式高壓進入到電網(wǎng)，對輸入端子和柵極造成破壞。靜電放電保護電路是專用的集成電路，能為靜電放電提供穩(wěn)定電流路徑，防止在放電期間因為靜電電流流入系統(tǒng)內(nèi)部引起電流損壞。輸出端中，最大輸出級中大型器件往往被單獨使用作為靜電放電的保護器件。隨著芯片尺寸變大，圍繞芯片的電源電纜會相應變長，而且寄生電容電阻效應也會變得更明顯。但線路布局對電源線造成寄生電容電阻效應時，會引發(fā)靜電放電保護電流。此時，沒有放電的線路電流可以通過電源線直接進入到系統(tǒng)內(nèi)部，電路內(nèi)部布局一般采用最小尺寸，所以不需要考慮整體布局。

2.2 技術優(yōu)化

方案中的所有輸入輸出必須使用網(wǎng)格組合結構，網(wǎng)格組合結構必須由存器單元連接到一個電阻-電容網(wǎng)絡。使用電容嚴重影響輸入輸出的響應速度，增加信號升降時間，減少系統(tǒng)運行頻率，增加外部電路負載。此外，數(shù)字化電路本身需要攜帶的電流大，需要大面積的金屬布線。為了克服此方案中的多種問題，提出了改進的電源總線靜電放電拓撲結構。

（1）由于數(shù)字化電路沒有直接連接到緩存單元，這一電路電位不確定，金屬容易積累電荷，為了避免布局布線困難的問題，引入地線替換數(shù)字化回路。

（2）為了減少對地面線的侵犯，每個組必須相對獨立，同時還要有更好的靜電放電通道。此時，假設地線l和地線2分別是數(shù)字和模擬地，就不會像兩個方案中那樣直接結合，可以保證整個地電的一致性，減少其他電之間的侵犯。

（3）輸入輸出作為每組電源的靜電放電設計。直接連接到地線回路。提供足夠的通道以排出電流，對內(nèi)部電路保護有很好的影響。

2.3 測試分析

為驗證此次研究中提到的新型靜電放電保護電路性能，本文采用SMIC互補金屬氧化物半導體工藝技術，進行了流片測試。測試中使用的電路芯片面積為9μm?，與原本應用的相同尺寸金屬氧化物半導體管相比，有效電路芯片所占面積減小了5μm?。

在進行測試的過程中，先選擇靜電放電保護電路與接地保護電路抗靜電放電能力進行對比。將測試電流調(diào)整為9A，如果測試的過程中，出現(xiàn)了器件漏電情況，可以增加1.2mA，并在此時關注是否有二次擊穿問題出現(xiàn)。通過比對測試結果能發(fā)現(xiàn)，新型靜電放電保護電路與原本接地保護電路相比，有更顯著的低電壓優(yōu)勢，二次擊穿電壓比接地保護電路增加了90%，抗靜電放電的能力明顯提高。證明了新型保護電路開啟電壓比二次擊穿電壓更低，從而可以有效地保護電路安全穩(wěn)定工作。

測試的過程中同時還發(fā)現(xiàn)，新型靜電放電保護電路有兩條回路，能同時對靜電電荷進行泄放，相同電壓條件下，擁有更穩(wěn)定、更大的電流。但是，因為其兩條泄放回路均為溝道泄放，所以負微分區(qū)相對于接地保護電路而言并不明顯。

3結束語

綜上所述，基于集成電路芯片靜電放電保護工作原理，設計新型保護電路運行模式，并成功進行流片檢驗測試，得到的結果證明新型技術有更強大的抗靜電放電能力，且占用面積明顯縮減，可以為系統(tǒng)提供更穩(wěn)定、可靠的保護。

參考文獻

[1] 趙柳.基于0.6μmCMOS工藝ESD保護器件研究[D].成都：電子科技大學，2017.

[2] 薛繼卓.IC設計中的ESD保護技術研究[J].大科技，2020（8）：218-219.

作者簡介

楊偉（1989-），男，四川省遂寧人;畢業(yè)院校：南昌大學，學歷：本科，職稱：中級工程師，現(xiàn)就職單位：成都華微電子科技有限公司，研究方向：集成電路。