云數(shù)據(jù)中心SoC革新IP如何成全

All in Cloud已然勢(shì)不可擋。憑借云計(jì)算的彈性擴(kuò)容、按需使用、按量付費(fèi)等優(yōu)勢(shì)，云數(shù)據(jù)中心正在蠶食傳統(tǒng)數(shù)據(jù)中心的領(lǐng)地。據(jù)Cisco 全球云指數(shù)測(cè)算，“到2021年，94%的工作負(fù)載和計(jì)算實(shí)例都將在云數(shù)據(jù)中心進(jìn)行處理”。

相應(yīng)地，為提升云數(shù)據(jù)中心的效率和性能，正激發(fā)計(jì)算、存儲(chǔ)和網(wǎng)絡(luò)架構(gòu)的演變，如AI加速器、軟件定義網(wǎng)絡(luò) （SDN）、通信網(wǎng)絡(luò)處理器和固態(tài)硬盤(pán) （SSD） 存儲(chǔ)都已蔚然興起，推動(dòng)著下一代SoC 的“革新”，特別是底層IP的“煥新”。

SoC融合計(jì)算、存儲(chǔ)、網(wǎng)絡(luò)“新趨勢(shì)”

在數(shù)據(jù)洪流之下，融合基礎(chǔ)架構(gòu) （CI） 或超融合基礎(chǔ)架構(gòu) （HCI） 系統(tǒng)通過(guò)將計(jì)算、存儲(chǔ)和網(wǎng)絡(luò)三大核心整合到同一套解決方案當(dāng)中，得以在云數(shù)據(jù)中心大規(guī)模快速部署。

而用于構(gòu)建CI和HCI系統(tǒng)的SoC，一直面臨如何向計(jì)算、存儲(chǔ)和網(wǎng)絡(luò)的新動(dòng)向不斷優(yōu)化的挑戰(zhàn)。

在計(jì)算部分，AI加速器擔(dān)當(dāng)重任，以完成深度學(xué)習(xí)處理海量數(shù)據(jù)的任務(wù)。為此，AI加速器需權(quán)衡高性能、低功耗以及對(duì)緩存一致性的需求，集成多核互連的高帶寬接口，以實(shí)現(xiàn)異構(gòu)處理，并滿(mǎn)足可靠性、可用性、可維護(hù)性要求。

存儲(chǔ)方面的升級(jí)，則依仗基于PCIe的NVMe SSD方案，其不僅可以降低功耗和成本，還可最大限度地減少系統(tǒng)硬件空間占用，成為存儲(chǔ)應(yīng)用的理想選擇。而CI和HCI系統(tǒng)除使用基于PCIe的NVMe SSD進(jìn)行數(shù)據(jù)存取加速外，還可使用PCIe交換架構(gòu)來(lái)加速用于AI應(yīng)用程序的主機(jī)處理器。

此外，軟件定義網(wǎng)絡(luò)（SDN）通過(guò)將控制流與數(shù)據(jù)流分離來(lái)實(shí)現(xiàn)簡(jiǎn)化數(shù)據(jù)中心網(wǎng)絡(luò)這一目的。OpenFlow等通用軟件棧提供了全行業(yè)一致的軟件環(huán)境來(lái)控制CI和HCI系統(tǒng)。這要求SoC可借助運(yùn)行OpenFlow管理的數(shù)據(jù)，使用戶(hù)輕松地虛擬配置網(wǎng)絡(luò)，無(wú)需實(shí)際訪(fǎng)問(wèn)硬件。

值得注意的是，經(jīng)過(guò)融合的計(jì)算、存儲(chǔ)和網(wǎng)絡(luò)系統(tǒng)需要性能最高的DRAM解決方案，才能在主機(jī)處理器上運(yùn)行虛擬應(yīng)用程序。而云計(jì)算行業(yè)正從DDR4 DRAM過(guò)渡到新一代DDR5和HBM2 DRAM，SoC架構(gòu)師通常會(huì)針對(duì)高帶寬應(yīng)用選擇HBM2存儲(chǔ)器，針對(duì)大容量應(yīng)用選擇 DDR5，或結(jié)合使用這兩種存儲(chǔ)器類(lèi)型來(lái)兼得高帶寬和大容量。

萬(wàn)象歸一，放眼計(jì)算、存儲(chǔ)和網(wǎng)絡(luò)的新趨勢(shì)指向，融合AI加速器、網(wǎng)絡(luò)、通信網(wǎng)絡(luò)處理器和存儲(chǔ)應(yīng)用等“一個(gè)都不能少”的SoC，顯然需要底層架構(gòu)IP方面的“配合”才能得以成全。

IP的“組合拳”

正如新思科技（Synopsys）高級(jí)產(chǎn)品營(yíng)銷(xiāo)經(jīng)理 Ron DiGiuseppe所指，這需要全新的IP組合，以適配SoC對(duì)應(yīng)的高性能。

這類(lèi)新型SoC不僅涉及眾多的IP，如AI加速器IP、高級(jí)存儲(chǔ)器IP、接口IP、NVMe SSD 和緩存一致性加速器等，同時(shí)均要著力優(yōu)化實(shí)現(xiàn)高性能、低延遲和低功耗。

應(yīng)對(duì)這一需求，在IP領(lǐng)域擁有深厚積累和方法論的新思開(kāi)發(fā)的DesignWare接口IP、處理器IP和基礎(chǔ)IP等，通過(guò)不斷的創(chuàng)新和優(yōu)化，實(shí)現(xiàn)了無(wú)縫的精準(zhǔn)對(duì)接。

針對(duì)AI加速器，新思的IP不斷優(yōu)化，可匹配所需的快速處理、加速和內(nèi)存性能的高要求。

新思DesignWare IP還可提供廣泛的高性能接口IP選擇，包括DDR、USB、PCI Express、CXL、CCIX、以太網(wǎng)和HBM2/2E，可全面滿(mǎn)足網(wǎng)絡(luò)的應(yīng)用需求。同時(shí)，還可通過(guò)AMBA與大量外圍組件以可配置的方式互連，提升了設(shè)計(jì)靈活性，并最大限度降低了設(shè)計(jì)復(fù)雜性。

面向存儲(chǔ)的DesignWare IP也深懷絕技，具備高性能、低延遲PCIe控制器和PHY支持高達(dá)32GT/s的數(shù)據(jù)速率，同時(shí)支持基于NVMe的SSD。包括以太網(wǎng)、USB、PCIe 和DDR的接口IP組合提供了低延遲和高速讀寫(xiě)操作。

特別值得一提的是，這些IP已通過(guò)硅驗(yàn)證，支持最先進(jìn)的7nm以及5nm FinFET工藝。

高吞吐量Die-to-Die PHY IP的“進(jìn)階”

伴隨著數(shù)據(jù)速率的不斷提高和功能的日趨復(fù)雜，SoC的大小也與日俱增，已接近最大光罩尺寸。為此，在多芯片模塊MCM封裝中將SoC劃分為較小的模塊，通過(guò)Die-to-Die互連日漸盛行。

相應(yīng)地，Die-to-Die互連要求也相當(dāng)嚴(yán)苛，在超短和極短距離鏈路中需實(shí)現(xiàn)低延遲、低功耗和高吞吐量，進(jìn)而推動(dòng)了對(duì)高吞吐量Die-to-Die PHY的需求。

新思高級(jí)產(chǎn)品營(yíng)銷(xiāo)經(jīng)理Manuel Mota對(duì)此解釋道，如能為Die-to-Die連接選擇理想的高速PHY，就可簡(jiǎn)化MCM封裝要求，因而選擇合適的PHY IP至關(guān)重要?！翱剂坑糜贛CM的Die-to-Die連接的高速PHY IP方案，必須考慮基本的關(guān)鍵特性，包括數(shù)據(jù)吞吐量或帶寬、能源效率、延遲、最大傳輸距離以及誤碼率等，同時(shí)在模塊布局層面加以?xún)?yōu)化，以實(shí)現(xiàn)低耦合的高效芯片間布線(xiàn)，優(yōu)化芯片和MCM面積，并最終提高功耗效率?！?Manuel Mota詳細(xì)解說(shuō)道，“如每通道最大112Gbps帶寬、支持TX和RX之間50毫米的最長(zhǎng)距離、能效好于每比特1皮焦耳等?！?/p>

在這一領(lǐng)域不斷精進(jìn)的新思，開(kāi)發(fā)的DesignWare USR/XSR PHY IP開(kāi)始供貨，不僅符合用于超短距離和極短距離鏈路的OIF CEI-112G和CEI-56G標(biāo)準(zhǔn)，而且每通道的數(shù)據(jù)速率高達(dá)112 Gbps。

而面向網(wǎng)絡(luò)應(yīng)用的112G Ethernet PHY方案同樣受歡迎，可以快速、可靠地整合進(jìn)超大規(guī)模數(shù)據(jù)中心SoC中。新思的全新DesignWare 112G Ethernet PHY IP，采用臺(tái)積電7nm工藝，支持真正的長(zhǎng)距離傳輸，可用于高達(dá)800G的網(wǎng)絡(luò)應(yīng)用，為其云計(jì)算應(yīng)用IP組合再添重彩。

它的優(yōu)勢(shì)顯而易見(jiàn)：新思流片驗(yàn)證的56G Ethernet IP，為光纜、銅纜和背板互連提供超過(guò)35dB的信道損耗補(bǔ)償;支持該IP核布局優(yōu)化，在芯片上進(jìn)行各種堆疊和放置，顯著提高帶寬;每個(gè)通道數(shù)據(jù)速率可獨(dú)立配置，靈活地滿(mǎn)足各種協(xié)議和應(yīng)用的需求;支持基于ADC和DSP架構(gòu)的功率調(diào)節(jié)技術(shù)，在低損耗信道時(shí)使功率降低20%?？傊?，那就是可全部滿(mǎn)足應(yīng)用的高吞吐量需求，同時(shí)顯著降低集成風(fēng)險(xiǎn)。

5nm的“榮光”

在代工巨頭臺(tái)積電和IP領(lǐng)導(dǎo)廠商新思等的引領(lǐng)下，制程正邁向5nm時(shí)代，讓SoC的更高性能、更低功耗成為可能。

而新思的IP亦在5nm節(jié)點(diǎn)實(shí)現(xiàn)了新的突破。

DesignWare IP核和臺(tái)積電5nm制程的結(jié)合，不僅加速高端云計(jì)算、AI加速器、網(wǎng)絡(luò)和存儲(chǔ)應(yīng)用的SoC開(kāi)發(fā)，還可使設(shè)計(jì)人員能夠滿(mǎn)足設(shè)計(jì)性能、功耗和面積要求，同時(shí)降低集成所涉及的風(fēng)險(xiǎn)。可以說(shuō)，這是一個(gè)新的跨越。

“新思采用臺(tái)積電先進(jìn)制程技術(shù)的DesignWare IP，可幫助設(shè)計(jì)人員迅速將關(guān)鍵的功能融入設(shè)計(jì)，實(shí)現(xiàn)一次性流片成功。同時(shí)受益于臺(tái)積電最先進(jìn)的5nm制程，實(shí)現(xiàn)了顯著的功耗降低和性能提升。”臺(tái)積電設(shè)計(jì)基礎(chǔ)架構(gòu)行銷(xiāo)事業(yè)部資深經(jīng)理Suk Lee對(duì)此充滿(mǎn)信心。

新思IP營(yíng)銷(xiāo)和戰(zhàn)略高級(jí)副總裁John Koeter也強(qiáng)調(diào)說(shuō)，新思在臺(tái)積電5nm工藝上提供業(yè)界豐富的接口和基礎(chǔ)IP組合的舉動(dòng)，將助力客戶(hù)加快開(kāi)發(fā)高性能計(jì)算SoC，迎接云計(jì)算未來(lái)的挑戰(zhàn)。

顯然，這不只是IP的進(jìn)化，更是SoC設(shè)計(jì)廠商未來(lái)勝利的伏筆。