基于ZYNQ的渦流無損檢測阻抗分解算法的實(shí)現(xiàn)

彭樂鋒，劉 康，劉 繼

（同濟(jì)大學(xué)鐵道與城市軌道交通研究院，上海201800）

基于ZYNQ的渦流無損檢測阻抗分解算法的實(shí)現(xiàn)

彭樂鋒，劉 康，劉 繼

（同濟(jì)大學(xué)鐵道與城市軌道交通研究院，上海201800）

渦流無損檢測技術(shù)在近年來取得了很大的發(fā)展，在工業(yè)檢測領(lǐng)域有著重要的應(yīng)用。在渦流檢測系統(tǒng)的設(shè)計(jì)中，最為關(guān)鍵的是對缺陷信號進(jìn)行提取。目前絕大多數(shù)渦流儀器都是基于阻抗分解技術(shù)進(jìn)行缺陷信號的特征提取。在對特征提取技術(shù)的原理和實(shí)現(xiàn)方法進(jìn)行了簡要闡述的基礎(chǔ)上，分析了模擬電路、DSP和傳統(tǒng)FPGA實(shí)現(xiàn)的不足，提出了在ZYNQ平臺上實(shí)現(xiàn)該算法的方案。該方案利用了ZYNQ平臺的優(yōu)勢，使用軟硬件協(xié)同設(shè)計(jì)和IP集成的設(shè)計(jì)思想，實(shí)現(xiàn)快速開發(fā)。利用ZYNQ片內(nèi)互聯(lián)總線，實(shí)現(xiàn)了動(dòng)態(tài)參數(shù)可調(diào)。采用該方案實(shí)現(xiàn)的阻抗分解算法能夠降低實(shí)現(xiàn)難度，且能夠達(dá)到顯著的缺陷提取效果。

渦流無損檢測；ZYNQ平臺；阻抗分解；軟硬件協(xié)同設(shè)計(jì)；數(shù)字信號處理

1 引言

渦流檢測技術(shù)作為一種重要的無損檢測技術(shù)，近年來取得了很大的發(fā)展。由于其具有靈敏度高、易于實(shí)現(xiàn)自動(dòng)化、檢測效率高等優(yōu)點(diǎn)，在工業(yè)無損檢測中扮演著重要的角色[1]。在渦流檢測技術(shù)中，關(guān)鍵的環(huán)節(jié)是提取檢測信號中的缺陷特征信號。因此，對檢測信號的特征提取理論和實(shí)現(xiàn)方法進(jìn)行研究具有重要的意義。

目前，絕大多數(shù)的渦流檢測儀器都是基于阻抗分解算法來實(shí)現(xiàn)缺陷提取的。傳統(tǒng)的方法是使用電路處理模擬信號來完成，這一方法的缺點(diǎn)是電路設(shè)計(jì)復(fù)雜且易受噪聲信號的干擾，測量精度比較低，適用范圍較窄[2]。因此，近年來很多研究者從數(shù)字信號的角度來實(shí)現(xiàn)該算法，比如在DSP等微控制器平臺上實(shí)現(xiàn)。但是由于這些平臺是串行執(zhí)行指令，因此，在處理大批量的數(shù)據(jù)時(shí)，會(huì)導(dǎo)致CPU負(fù)載過高，處理速度慢[3]。還有研究者為了提高處理速度，提出用FPGA來實(shí)現(xiàn)。但是由于需要使用硬件描述語言來實(shí)現(xiàn)整個(gè)算法的數(shù)據(jù)處理和數(shù)據(jù)流的控制，因此，實(shí)現(xiàn)難度較大[4]。經(jīng)過對比，提出了一種在Xilinx公司的ZYNQ平臺上從數(shù)字信號處理的角度實(shí)現(xiàn)阻抗分解算法的方案。該方案結(jié)合ZYNQ的優(yōu)勢和軟硬件協(xié)同設(shè)計(jì)的方法，相比DSP實(shí)現(xiàn)而言，其處理速度高。相比傳統(tǒng)FPGA的實(shí)現(xiàn)而言，其編程難度低，開發(fā)速度快，可靈活設(shè)置參數(shù)，同時(shí)具有很好的缺陷提取效果。

圖1 阻抗分解原理框圖

2 阻抗分解

渦流檢測線圈的阻抗值是一個(gè)矢量，可分解為相互垂直的電阻分量和感抗分量，如公式（1）所示：

采用阻抗分解法,根據(jù)阻抗信號反演被測工件上缺陷的形狀和位置，需要將檢測線圈的阻抗信號進(jìn)行正交分解，得到電阻分量和感抗分量。阻抗信號分解的原理框圖如圖1所示。

圖1中信號發(fā)生器產(chǎn)生正弦信號激勵(lì)探頭，從探頭返回的被測對象的阻抗信號為用來激勵(lì)探頭的正弦信號又作為后續(xù)相敏檢波的一路參考信號，同時(shí)經(jīng)過90°移相后形成另一路參考信號相敏檢波電路的作用是將參考信號和阻抗信號完成乘法運(yùn)算，從而得到和頻信號與差頻信號，利用低通濾波濾除和頻信號即可得到所要的差頻信號。與是頻率相同的正弦波時(shí)，計(jì)算公式如（2）所示：

通道（1）進(jìn)行的運(yùn)算如公式（3）所示：

經(jīng)過低通濾波濾除高頻分量后即可得到直流分量，如公式（4）所示：

經(jīng)過低通濾波濾除高頻分量后即可得到直流分量，如公式（6）所示：

3 ZYNQ平臺介紹

3.1 ZYNQ介紹

ZYNQ是Xilinx公司推出的高性能和低功耗的可擴(kuò)展處理器平臺，每個(gè)ZYNQ系列的單芯片內(nèi)都集成了ARM Cortex-A9系列處理器系統(tǒng)(Processor System,PS)和Xilinx可編程邏輯（Programmable Logic,PL），并且PS中集成了內(nèi)存控制器，外部存儲器DDR控制模塊及大量的外設(shè)。PS配有AMBA開放總線互聯(lián)端口，可以通過AXI片內(nèi)高速總線互聯(lián)和PL通信，帶寬速度高達(dá)100Gbps[5]。

3.2 AXI總線協(xié)議的介紹

AXI(Advanced eXtensible Interface)是一種總線協(xié)議，是ARM公司提出的AMBA(Advanced Microcontroller Bus Architecture)3.0協(xié)議最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線[6]。AXI互聯(lián)和接口在PS和PL之間形成橋梁,把PS和PL兩者協(xié)同起來形成集成的系統(tǒng)。AXI總線分為三種類型：

1、AXI4—用于存儲映射鏈接，它支持最高的性能：通過一簇高達(dá)256個(gè)數(shù)據(jù)字的數(shù)據(jù)傳輸來給定一個(gè)地址。

2、AXI4-Lite—一種簡化了的鏈接，只支持每次連接傳輸一個(gè)數(shù)據(jù)（非批量）。AXI4 Lite也是存儲映射的：這種協(xié)議下每次傳輸一個(gè)地址和單個(gè)數(shù)據(jù)。

3、AXI4-Stream—用于高速流數(shù)據(jù)，支持批量傳輸無限大小的數(shù)據(jù)。沒有地址機(jī)制，這種總線類型最適合源和目的地之間的直接數(shù)據(jù)流。

因此，需要根據(jù)數(shù)據(jù)的形式選擇合適的AXI總線類型。算法數(shù)據(jù)傳輸采用AXI-Stream協(xié)議，能夠?qū)崿F(xiàn)高速的傳輸。而控制接口采用AXI-Lite協(xié)議，用來實(shí)現(xiàn)PS端對PL端的參數(shù)配置。

3.3 軟硬件協(xié)同設(shè)計(jì)的方法介紹

Xilinx為了適應(yīng)系統(tǒng)的快速開發(fā)，推出了Vivado系統(tǒng)集成開發(fā)工具，提出了基于軟硬件協(xié)同設(shè)計(jì)的方法。設(shè)計(jì)者根據(jù)系統(tǒng)各個(gè)功能模塊的性能和資源需求，進(jìn)行軟硬件的劃分。比如將運(yùn)算量大的部分劃分成硬件實(shí)現(xiàn)，即在PL端用FPGA實(shí)現(xiàn)，將控制部分劃分成軟件實(shí)現(xiàn)，即在PS端用C語言編程實(shí)現(xiàn)。同時(shí)，設(shè)計(jì)者可以使用Xilinx提供的IP核來實(shí)現(xiàn)算法，并且可以自定義IP核，利用AXI總線來進(jìn)行封裝，跟PS端實(shí)現(xiàn)通信。由于具有以上優(yōu)點(diǎn)，因此基于ZYNQ平臺的設(shè)計(jì)方法可以降低算法的實(shí)現(xiàn)難度，縮短設(shè)計(jì)時(shí)間[7]。

4 阻抗分解算法的ZYNQ實(shí)現(xiàn)

在圖1可以看到，阻抗分解算法分為兩部分，分別為相敏檢波和低通濾波。本文使用數(shù)字相敏檢波和由累加平均實(shí)現(xiàn)的低通濾波。ZYNQ平臺中的阻抗分解的實(shí)現(xiàn)架構(gòu)如圖2所示。從圖2可以看出，信號從探頭返回后直接進(jìn)入AD轉(zhuǎn)換器，轉(zhuǎn)換成數(shù)字信號，進(jìn)入ZYNQ進(jìn)行阻抗分解算法的處理。

圖2 ZYNQ平臺阻抗分解的實(shí)現(xiàn)架構(gòu)

4.1 數(shù)字相敏檢波的實(shí)現(xiàn)

數(shù)字相敏檢波是將探頭回來的信號直接通過模數(shù)轉(zhuǎn)換，然后與ZYNQ內(nèi)部用DDS產(chǎn)生的兩路參考信號相乘。課題采用12位AD芯片,采樣頻率為50MHz，探頭的激勵(lì)信號頻率為50kHz到5MHz。為了濾除信號中的高頻噪聲，改善信號的質(zhì)量，因此在算法通路的起點(diǎn)加入一個(gè)截止頻率為5MHz的FIR低通濾波器，使用窗函數(shù)設(shè)計(jì)方法，采用漢明窗，得到濾波器為51階[8]。在數(shù)字相敏檢波的實(shí)現(xiàn)中，使用了基于IP核的設(shè)計(jì)方法，利用官方提供的IP核與自定義的IP核組成算法通路。DDS、FIR濾波器、乘法器、均使用Xilinx官方提供的IP核，上述IP核只需根據(jù)算法的參數(shù)進(jìn)行配置即可，IP核的數(shù)據(jù)接口都采用AXI-Stream接口。算法運(yùn)行的時(shí)鐘為AD芯片輸出的數(shù)據(jù)時(shí)鐘DCOA，AD芯片輸出的數(shù)據(jù)為ada_din[11:0]，通過PL端的引腳引入到ZYNQ。從圖1可以知道，通道1和2的區(qū)別在于參考信號的不同。下面給出數(shù)字相敏檢波算法通道1的IP核連接，如圖3所示。在調(diào)試時(shí)加入嵌入式邏輯分析儀可以實(shí)現(xiàn)在線抓取數(shù)據(jù)的功能，可以看到DDS輸出的正弦信號，如圖4所示。

圖3 數(shù)字相敏檢波算法通道1的IP核連接

圖4 邏輯分析儀抓取的DDS正弦信號

4.2 低通濾波的累加平均實(shí)現(xiàn)

由式（3）可知，相乘后結(jié)果里含有一個(gè)倍頻的高頻分量，要將這個(gè)分量去除，傳統(tǒng)方法是使用數(shù)字濾波器來完成。信號頻率為50kHz時(shí)，則其倍頻分量為100kHz，因此需要設(shè)計(jì)一個(gè)截止頻率為50kHz，采樣頻率為50MHz的低通濾波器。本文使用Kaiser窗函數(shù)法來設(shè)計(jì)，得到濾波器的階數(shù)高達(dá)50185。這是由于采樣頻率太高，目標(biāo)截止頻率太低，從而過渡帶太窄導(dǎo)致的。因此，使用數(shù)字濾波器來完成低通濾波，會(huì)極大地消耗系統(tǒng)資源和降低系統(tǒng)的實(shí)時(shí)性。由于倍頻分量是一個(gè)正弦信號，因此，根據(jù)正弦整周期內(nèi)積分為零的特點(diǎn)，按照整周期累加的方法可以消除這個(gè)倍頻分量。同時(shí)，由于特征信號為直流信號，從而會(huì)得到加強(qiáng)，為了還原真實(shí)數(shù)值，還需要除以倍頻信號整周期內(nèi)的點(diǎn)數(shù)。此外，當(dāng)累加器累加多個(gè)周期時(shí)，還可以實(shí)現(xiàn)缺陷信號的平滑濾波作用和抽取作用。Xilinx官方提供了累加器和除法器的IP核。但是，累加器需要實(shí)現(xiàn)累加到上限值時(shí)重新從當(dāng)前輸入的數(shù)據(jù)重新開始累加這個(gè)功能，因此需要使能IP核的bypass信號，用來將當(dāng)前輸入直接輸出到結(jié)果。同時(shí)需要自定義一個(gè)IP,名為Accumulator Controller，用來同步數(shù)據(jù)的控制和產(chǎn)生bypass信號，如圖5所示。累加器上限值計(jì)算公式如式（9）所示：

式（9）中Fs是 系統(tǒng)的采樣頻率， Fsig是探頭的激勵(lì)頻率。累加器的上限值由PS端計(jì)算后，通過AXI-Lite總線傳輸?shù)絘cc_num接口。累加平均算法的IP核連接如圖6所示。使用嵌入式邏輯分析儀抓取自定義IP的輸出bypass和累加器的輸出，如圖7所示，可以看到程序工作正常,實(shí)現(xiàn)了累加功能。

圖5 自定義的累加器控制IP核

圖6 累加平均算法的IP核連接

圖7 邏輯分析儀抓取的累加器輸出和bypass信號

5 算法處理效果分析

為了驗(yàn)證算法的有效性，需要與實(shí)驗(yàn)室原有的模擬阻抗分解電路的輸出進(jìn)行比較。實(shí)驗(yàn)條件時(shí)探頭的激勵(lì)信號頻率為100kHz,發(fā)射檔位為1檔，前置放大增益為9dB，以0.1m/s的速度經(jīng)過一個(gè)鐵棒上的寬0.3mm，深0.1mm，長10mm的缺陷。采集到的UX分量如圖8所示。

圖8 模擬電路實(shí)現(xiàn)的阻抗分解算法提取的Ux分量

在同樣的實(shí)驗(yàn)條件下，使用ZYNQ平臺實(shí)現(xiàn)的阻抗分解算法來提取UX信號，將結(jié)果保存成文本，導(dǎo)入到Matlab中查看，如圖9所示?？梢钥吹?，得到的缺陷波形與模擬電路實(shí)現(xiàn)時(shí)得到的一致，證明了此算法的有效性。

圖9 ZYNQ平臺實(shí)現(xiàn)的阻抗分解算法提取的Ux分量

6 結(jié)束語

在闡述渦流無損檢測中阻抗分解算法的原理基礎(chǔ)上，分析了該算法的模擬電路實(shí)現(xiàn)和DSP實(shí)現(xiàn)的缺點(diǎn)。更進(jìn)一步分析了傳統(tǒng)的FPGA實(shí)現(xiàn)的缺點(diǎn)，進(jìn)而提出了用ZYNQ平臺來實(shí)現(xiàn)阻抗分解算法。

該方案靈活利用了ZYNQ平臺的優(yōu)勢，可以通過PS端在線配置參數(shù)，實(shí)現(xiàn)了數(shù)據(jù)的流水線處理，且取得了顯著的效果。同時(shí)，大大降低了開發(fā)難度。對渦流設(shè)備的設(shè)計(jì)而言，此方案能夠簡化電路設(shè)計(jì)，降低成本，提高集成度，縮短研發(fā)周期，具有重要的現(xiàn)實(shí)意義。

[1]王廣豐，鐘海娜.發(fā)展中的渦流無損檢測技術(shù)[J].煤礦機(jī)械，2005（2）：7-8.Wang Guangfeng，Zhong Haina.Present Status of Research on Eddy Current NDT[J].Coal Mine Machinery，2005(2)：7-8.

[2]郭太平.基于ARM和LabVIEW的高頻電磁渦流檢測系統(tǒng)集成設(shè)計(jì)[D].南京：南京航空航天大學(xué)，2016.Guo Taiping.Integrated Design of High Frequency Eddy Current System Based on ARM and LabVIEW[D].Nanjing University of Aeronautics and Astronautics，2016.

[3]石軍，曹衛(wèi)鋒，徐方友，等.數(shù)字相敏檢波在DSP中的實(shí)現(xiàn) [J].鄭州輕工業(yè)學(xué)院學(xué)報(bào) (自然科學(xué)版)，2005，25(2)：85-87.Shi Jun，Cao Weifeng，Xu Fangyou，et al.The Realization of Phase Sensitivity Detection Technique in DSP[J].Journal of Zhengzhou University of Light Industry(Natural Science)，2005，25(2)：71-75.

[4]梁世盛，喬鳳斌，張燕.基于FPGA的數(shù)字相敏檢波算法實(shí)現(xiàn)[J].自動(dòng)化儀表，2013，34（11）：13-16.Liang Shisheng，Qiao Fengbin，Zhang Yan.Implementation of FPGA-based Digital Phase Sensitive Detection Algorithm[J].Process Automation Instrumentation，2013，34(11).

[5]Xilinx Inc.ug585-Zynq-7000-TRM(EB/OL).http://www.origin.xilinx-china.com/.2016.09.27.

[6]Xilinx Inc.ug1037-vivado-axi-reference-guide(EB/OL).http://www.origin.xilinx-china.com/.2105.06.24.

[7]李正軒，費(fèi)樹岷.基于Zynq-7000 FPGA的高速信號采集處理平臺[J].新器件新技術(shù).Li Zhengxuan，F(xiàn)ei Shumin.High-Speed Signal Sampling and Processing Platform Based on Zynq-7000 FPGA[J].New product&tech,2016(2):44-47.

[8]駱希，陶偉，黃榮鑫.基于FPGA的高速FIR濾波器并行結(jié)構(gòu)設(shè)計(jì)[J].微處理機(jī)，2017(1)：9-12.Luo Xi，Tao Wei，Huang Rongxin.Design of High Speed Parallel FIR Filters Base on FPGA[J].Microprocessors，2017(1)9-12.

Implementation of Impedance Decomposition Algorithm for Eddy Current Nondestructive Testing Based on ZYNQ

Peng Lefeng，Liu Kang，Liu Ji
(Institute of Rail Transit，Tongji University，Shanghai 201800，China)

Eddy current nondestructive testing has developed rapidly in recent years and is widely used in industrial inspection area.When it comes to the design of eddy current testing system,the most important part is the extraction of the flaw signal.Nowadays,most of these instruments use the method of impedance decomposition to extract the feature.On the basis of brief introduction of the principle and realization method of feature extraction technology,analyzing the disadvantage of the implementation of the analog circuit,DSP and traditional FPGA,a method of implementing this algorithmon on ZYNQ platform is proposed.This method takes advantage of ZYNQ platform,using hardware-software co-design and IP integration idea to achieve rapid development.With on-chip interconnect bus,dynamic parameters adjustability is realized.The impedance decomposition algorithm with this method can reduces the difficulty to implement,and has an outstanding ability to extract the flaw features.

Eddy current nondestructive testing；ZYNQ；Impedance decomposition；Hardware-software co-design;Digital signal processing

10.3969/j.issn.1002-2279.2017.05.017

TH701

A

1002-2279-（2017）05-0065-05

彭樂鋒（1992—），男，廣東省肇慶市懷集縣人，碩士研究生，主研方向：無損檢測。