增強(qiáng)型鎖相環(huán)的啟動(dòng)優(yōu)化和相頻解耦改進(jìn)算法*

何來(lái)沛，鄭壽森，祁新梅，黃玉和

（中山大學(xué)物理學(xué)院，廣東廣州510275）

鎖相環(huán)（PLL）是一種能夠獲取電網(wǎng)相位和頻率信息的同步檢測(cè)算法，廣泛應(yīng)用于并網(wǎng)逆變器、無(wú)功補(bǔ)償裝置、諧波補(bǔ)償裝置等并網(wǎng)型電力系統(tǒng)。作為并網(wǎng)裝置的關(guān)鍵技術(shù)，鎖相環(huán)的同步精度、響應(yīng)速度、算法復(fù)雜度，以及諧波、短時(shí)故障等非理想工況下的穩(wěn)定性直接影響并網(wǎng)裝置的性能［1］。

傳統(tǒng)單相鎖相環(huán)［2］由乘法鑒相器和低通濾波器（PI 控制器）組成。由于乘法鑒相器的輸出包含與實(shí)際相位差值同等數(shù)量級(jí)的二次諧波分量，同步相位存在較大的穩(wěn)態(tài)誤差。雖然可以通過(guò)降低PLL的帶寬來(lái)削弱該二次諧波分量的影響，但同時(shí)也顯著降低了PLL的響應(yīng)速度。

二階廣義積分鎖相環(huán)（second order general?ized integrator phase-locked loop， SOGI-PLL）［3-5］是另一類廣泛使用的鎖相算法。對(duì)于單相系統(tǒng)，SOGI-PLL 可通過(guò)二階廣義積分器構(gòu)造虛擬的正交相，然后運(yùn)用多相系統(tǒng)的同步旋轉(zhuǎn)坐標(biāo)系變換方法 （synchronous reference frame phase-locked loop，SRF-PLL）來(lái)獲取相位信息。針對(duì)電網(wǎng)頻率偏移的問(wèn)題，文獻(xiàn)［6-8］在SOGI-PLL 的基礎(chǔ)上，提出了二階廣義積分鎖頻環(huán)（second order general?ized integrator frequency-locked loop， SOGI-FLL），通過(guò)增加一個(gè)鎖頻環(huán)路實(shí)時(shí)調(diào)整SOGI的中心頻率，消除電網(wǎng)頻率偏移帶來(lái)的相位誤差?；赟OGI 結(jié)構(gòu)的鎖相算法具有較好的動(dòng)態(tài)性能，但算法復(fù)雜度較高：SOGI 環(huán)節(jié)本身無(wú)法單獨(dú)完成鎖相，需要依賴Park 變換來(lái)提取相位信息。除此之外，SOGI在數(shù)字實(shí)現(xiàn)時(shí)存在輸出信號(hào)不正交的難題，在采樣頻率較低的場(chǎng)合鎖相精度會(huì)受到不利影響［3，9］。

增強(qiáng)型鎖相環(huán)（enhanced phase-locked loop，EPLL）［10-11］在傳統(tǒng)單相鎖相環(huán)的基礎(chǔ)上增加了一個(gè)鎖幅環(huán)路，能夠直接同步電網(wǎng)的相位、頻率和幅值。文獻(xiàn)［12］在EPLL 的基礎(chǔ)上，提出了假線性增強(qiáng)型鎖相環(huán)（PL-EPLL），利用得到的同步幅值對(duì)波形誤差作標(biāo)幺化處理，使得算法參數(shù)能夠?qū)Σ煌档妮斎胄盘?hào)作自適應(yīng)調(diào)整；同時(shí)整個(gè)系統(tǒng)能夠用簡(jiǎn)潔的近似線性模型來(lái)描述。

上述鎖相算法的一個(gè)共同點(diǎn)是：用相位誤差來(lái)估測(cè)電網(wǎng)頻率的變化，然后用得到的同步頻率來(lái)計(jì)算同步相位。這種鎖相結(jié)構(gòu)的不足在于，當(dāng)電網(wǎng)因短時(shí)故障或干擾出現(xiàn)較大的相位和幅值突變時(shí)，鎖相系統(tǒng)的同步頻率會(huì)產(chǎn)生較大的波動(dòng)，而實(shí)際的電網(wǎng)頻率是一個(gè)相對(duì)穩(wěn)定的狀態(tài)量。這種波動(dòng)直接導(dǎo)致相位鎖定的延遲［13-14］。

針對(duì)上述問(wèn)題，本文基于假線性增強(qiáng)型鎖相環(huán)（PL-EPLL），提出了一種在鎖相的暫態(tài)階段解除相位和頻率耦合的改進(jìn)算法，在設(shè)計(jì)鎖頻范圍內(nèi)能夠保證鎖相和鎖頻的精度，同時(shí)有效地改善了系統(tǒng)在相位突變時(shí)的動(dòng)態(tài)性能。另外，在算法實(shí)施上，針對(duì)PL-EPLL 具有兩個(gè)相位鎖定狀態(tài)的特點(diǎn)，采用一種同步相位初始值優(yōu)化設(shè)置，能夠優(yōu)化算法的相位收斂路徑，提高鎖相的啟動(dòng)速度。

1 PL-EPLL原理分析

假線性增強(qiáng)型鎖相環(huán)PL-EPLL 的結(jié)構(gòu)框圖如圖1所示。

圖1 PL-EPLL結(jié)構(gòu)Fig.1 Structure of PL-EPLL

圖1中，v為輸入波形信號(hào)，v′為v的基波同步波形，e為波形誤差；記輸入信號(hào)相位初始值為θ0，有v=Usinθ=Usin（ωt+θ0），U，ω，θ分別為輸入信號(hào)基波的幅值、頻率和相位；A，ω′，θ′分別為同步幅值、同步頻率和同步相位。ω0為電網(wǎng)標(biāo)準(zhǔn)頻率，一般取314 rad/s （50 Hz）。該系統(tǒng)的微分方程表示如下：

式（1）表明，PL-EPLL 為高度非線性系統(tǒng)，無(wú)法直接用傳遞函數(shù)和伯德圖來(lái)描述。而文獻(xiàn)［12］指出，當(dāng)k1=k3=k且k2=0時(shí)，PL-EPLL簡(jiǎn)化為精確的線性系統(tǒng)，稱之為線性增強(qiáng)型鎖相環(huán)（linear time invariant enhanced phase-locked loop，LTI-EPLL）。其微分方程表示如下：

令v′ = Asin θ′ ，v′q= Acos θ′ ，對(duì)v′ 、v′q分別求導(dǎo)，有：

把式（2）代入式（3），化簡(jiǎn)可得：

對(duì)式（4）作拉氏變換，可得如下傳遞函數(shù)：

其中，式（5）為同相波形v′對(duì)輸入信號(hào)v 的傳遞函數(shù)；式（6）為正交相波形v′q對(duì)v 的傳遞函數(shù)，二者的伯德圖由圖2給出。圖2表明，LTI-EPLL能夠同時(shí)完成同相和正交相的波形跟蹤，且具有一定的濾波能力。參數(shù)k越小，系統(tǒng)帶寬就越小，濾波能力越強(qiáng)；同時(shí)系統(tǒng)也會(huì)因?yàn)樽枘岬臏p小導(dǎo)致更大的超調(diào)和振蕩。根據(jù)典型二階系統(tǒng)的階躍響應(yīng)特征方程s2+ 2ζωns + ωn2= 0，對(duì)于式（5）和式（6）有k = 2ζωn，ω0= ωn。50 Hz 電網(wǎng)鎖相應(yīng)用中，參數(shù)ω0取314 rad/s；參數(shù)ζ 為阻尼比，選取最佳值0.707，即k=444時(shí)，系統(tǒng)具有較好的動(dòng)態(tài)性能。

圖2 LTI-EPLL伯德圖Fig.2 Bode diagram of LTI-EPLL

LTI-EPLL 從波形輸入到波形輸出具有精確的線性模型，但由于幅值環(huán)和相位環(huán)之間的非線性耦合關(guān)系，同步幅值和同步相位無(wú)法直接用傳遞函數(shù)來(lái)描述［12］。這種非線性耦合使得LTI-EPLL 存在兩個(gè)鎖定狀態(tài)，即：A = U，θ′ = θ 和A = -U，θ′ = θ ± π。二者對(duì)應(yīng)的實(shí)際上是同一個(gè)同步波形v′，但具體的收斂路徑卻有很大區(qū)別。

傳統(tǒng)PLL、 EPLL 中不存在幅值收斂于負(fù)值，相位收斂于反相的鎖定狀態(tài)。這是因?yàn)閭鹘y(tǒng)PLL的鑒相器輸出值總是與相位誤差信號(hào)sin?θ 的符號(hào)趨于一致，同步相位總是往輸入相位的方向收斂。而LTI- EPLL 的鑒相器輸出值為ecosθ′/A，在近似條件下該數(shù)值與sin?θ/A 的符號(hào)趨于一致。因此，同步幅值A(chǔ) 的符號(hào)正負(fù)很大程度上決定了LTIEPLL 同步相位的收斂方向。而A 的符號(hào)在鎖相的啟動(dòng)時(shí)刻以及失鎖后的重啟時(shí)刻是未知的，這意味著LTI-EPLL 可從一個(gè)鎖定狀態(tài)跳躍到另一個(gè)鎖定狀態(tài)。在某些情況下，這種跳躍能夠提供更快速、更穩(wěn)定的收斂路徑，提高鎖相的響應(yīng)速度。該特點(diǎn)在鎖相的啟動(dòng)階段帶來(lái)的提升最為明顯，因此可以通過(guò)合理設(shè)置同步相位的初始值來(lái)優(yōu)化收斂路徑。

LTI-EPLL 實(shí)際上是將PL-EPLL 的頻率鎖定范圍限定在ω0=314 rad/s的特殊情況，該模型能夠準(zhǔn)確描述增強(qiáng)型鎖相環(huán)的波形跟蹤性能以及相位幅值鎖定特點(diǎn)，這對(duì)PL-EPLL（k2≠0 時(shí)）的分析和參數(shù)整定都具有指導(dǎo)意義。LTI-EPLL 不具備鎖頻能力，一旦輸入信號(hào)的頻率偏離了ω0，同步波形和同步相位就會(huì)出現(xiàn)較大的穩(wěn)態(tài)誤差。因此，為滿足鎖頻的需要，PL-EPLL的鎖頻環(huán)積分器增益k2不應(yīng)為零，該積分環(huán)節(jié)可以修正中心頻率ω0，消除實(shí)際應(yīng)用中電網(wǎng)頻率偏移帶來(lái)的穩(wěn)態(tài)誤差。

2 PL-EPLL優(yōu)化與改進(jìn)

2.1 鎖相啟動(dòng)初值優(yōu)化設(shè)置

鎖相啟動(dòng)時(shí)刻，同步幅值A(chǔ) 以A0作為積分起點(diǎn)。PL-EPLL 算法本身具有幅值自適應(yīng)的特點(diǎn)，適用于各種幅值大小的輸入信號(hào)，因此A0應(yīng)當(dāng)設(shè)置為0。同步相位θ′ 以θ′0作為積分起點(diǎn)，對(duì)于傳統(tǒng)PLL 算法，該積分起點(diǎn)并不重要；但對(duì)于PLEPLL來(lái)說(shuō)，該初始值直接影響系統(tǒng)的收斂路徑。

圖3的單位圓示意圖能夠直觀地描述PL-EPLL的相位差收斂路徑。其中，圖3（a）為傳統(tǒng)PLL、EPLL 的收斂路徑；（b）和（c）是PL-EPLL 最典型的兩種收斂路徑。單位圓上的任意一點(diǎn)對(duì)應(yīng)的角度為相位差?θ （?θ = θ - θ′），取值范圍為（-π，π］ ；A、B 兩點(diǎn)分別代表PL-EPLL 的兩個(gè)相位差收斂終點(diǎn)0 和±π；箭頭表示收斂方向。顯然，圖3（b）的收斂路徑與圖3（a）在統(tǒng)計(jì)意義上沒(méi)有實(shí)質(zhì)性區(qū)別；而圖3（c）在第2、4 象限的收斂路徑在統(tǒng)計(jì)意義上能夠縮短50%?？梢宰C明，當(dāng)同步相位初始值θ′0設(shè)置為±π/2 時(shí)，PL-EPLL的收斂路徑與圖3（c）一致。

首先對(duì)PL-EPLL 相位環(huán)路的鑒相器輸出值ecosθ′/A展開(kāi)，有：

圖3 鎖相啟動(dòng)的相位差收斂路徑示意圖Fig.3 Phase-difference convergent path of PLL start-up

式（7）的后兩項(xiàng)為高頻項(xiàng)。無(wú)論P(yáng)L-EPLL 系統(tǒng)進(jìn)入哪一個(gè)鎖定狀態(tài)，高頻項(xiàng)總是收斂為0，對(duì)系統(tǒng)的收斂路徑?jīng)]有影響。因此，忽略兩項(xiàng)高頻項(xiàng)，有：

式（8）表明，當(dāng)A > 0 時(shí)，ecos θ′/A 與sin?θ的符號(hào)一致，θ′將往θ的方向收斂，相位差?θ最終收斂為0；當(dāng)A < 0 時(shí)，ecos θ′/A 與sin?θ 的符號(hào)相反，θ′ 將逐漸遠(yuǎn)離θ，直至?θ 最終收斂于反相+π或-π。

鎖相啟動(dòng)時(shí)刻，同步幅值A(chǔ)0=0。由式（1）已知，同步幅值的瞬時(shí)變化率A?與esin θ′0成正比。因此，當(dāng)esin θ′0> 0 時(shí)，A 將往正值收斂；反之，A將往負(fù)值收斂。對(duì)esinθ′0展開(kāi)，有：

把?θ0= θ0- θ′0代入式（9），消去θ0，化簡(jiǎn)如下：

對(duì)于任意的cos?θ0>0，即?θ0∈（-π/2，π/2），當(dāng)且僅當(dāng)cos θ′0= 0 即θ′0= ±π/2 時(shí)，esin θ′0> 0 恒成立；而對(duì)于任意的cos?θ0<0，即?θ0∈（-π，-π/2）∪（π/2，π），當(dāng)且僅當(dāng)cos θ′0= 0 即θ′0= ±π/2時(shí)，esin θ′0<0恒成立。

綜上所述，在鎖相啟動(dòng)階段，若把同步相位初始值θ′0設(shè)置為π/2，當(dāng)輸入信號(hào)的初始相位θ0位于［0，π） 區(qū)間時(shí)，PL-EPLL 最終將鎖定到A =U，θ′=θ 的穩(wěn)定狀態(tài)；當(dāng)θ0位于［-π，0） 區(qū)間，PL-EPLL 最終將鎖定到A = -U，θ′ = θ ± π 的穩(wěn)定狀態(tài)。這樣可以保證系統(tǒng)在任意輸入初相下啟動(dòng)都能選擇最短的收斂路徑，響應(yīng)速度因此得到提高。

需要說(shuō)明的是，實(shí)際鎖相中需要得到的是同相相位，因此對(duì)于第二種鎖定狀態(tài)（A=-U，θ′=θ ±π），PL-EPLL 直接鎖定的是輸入相位的反相點(diǎn)，在程序中可通過(guò)判斷同步幅值A(chǔ) 的符號(hào)正負(fù)，把θ′修正為同相相位。

2.2 PL-EPLL相頻解耦改進(jìn)

如前所述，LTI-EPLL 是PL-EPLL 忽略頻率偏移的簡(jiǎn)化線性模型，理論鎖定時(shí)間為2π/ω0［15］，即一個(gè)工頻周期20 ms；考慮頻率偏移的PL-EPLL的理論鎖定時(shí)間則能達(dá)到40 ms （參數(shù)k2取k32/4，詳見(jiàn)第3 部分）?？梢?jiàn)，添加對(duì)中心頻率ω0的偏移修正對(duì)系統(tǒng)動(dòng)態(tài)性能的影響比較大，這種影響是PLL結(jié)構(gòu)的主要不足，根本原因在于鎖相和鎖頻之間的耦合關(guān)系。當(dāng)系統(tǒng)處于啟動(dòng)階段或受到強(qiáng)干擾的情況下，較大的相位誤差將導(dǎo)致PL-EPLL 的輸出頻率ω′大幅度超調(diào)，進(jìn)而引起整個(gè)系統(tǒng)鎖定的延遲。尤其是鎖相啟動(dòng)階段，PL-EPLL 的同步幅值A(chǔ)尚未收斂于穩(wěn)態(tài)值，此時(shí)相位環(huán)的鑒相器輸出值ecos θ′/A將遠(yuǎn)大于當(dāng)前實(shí)際的相位誤差，輸出頻率ω′的超調(diào)量將變得更大。

改進(jìn)這項(xiàng)不足的主要思路是適時(shí)進(jìn)行相頻解耦，在不同階段充分發(fā)揮LTI-EPLL 的動(dòng)態(tài)性能優(yōu)勢(shì)和PL-EPLL 鎖頻環(huán)積分的穩(wěn)態(tài)跟蹤能力。在鎖相的暫態(tài)階段讓系統(tǒng)維持固定的中心頻率ω0，k2設(shè)為零，整個(gè)系統(tǒng)迅速收斂到穩(wěn)態(tài)附近；當(dāng)系統(tǒng)進(jìn)入穩(wěn)態(tài)時(shí)，同步幅值和相位差都已處于穩(wěn)態(tài)值的附近，耦合的幅值環(huán)和相位環(huán)之間的互相影響也大大減弱，此時(shí)恢復(fù)k2的原設(shè)定值，鎖頻環(huán)積分器發(fā)揮作用，消除同步相位的穩(wěn)態(tài)誤差。

應(yīng)用該相頻解耦策略的關(guān)鍵是判斷系統(tǒng)何時(shí)進(jìn)入穩(wěn)態(tài)。傳統(tǒng)PLL 結(jié)構(gòu)缺乏精確的傳遞函數(shù)模型，要實(shí)現(xiàn)這一點(diǎn)相對(duì)困難［14］；LTI-EPLL 則為相頻解耦的簡(jiǎn)單實(shí)現(xiàn)帶來(lái)新的思路。當(dāng)ω ≠ω0時(shí)，LTI-EPLL進(jìn)入穩(wěn)態(tài)階段后，根據(jù)式（5）波形傳遞函數(shù)的相頻特性，同步相位的穩(wěn)態(tài)誤差為：

顯然，ω與中心頻率ω0的偏差越大，穩(wěn)態(tài)相位誤差就越大。國(guó)家標(biāo)準(zhǔn)《電能質(zhì)量-電力系統(tǒng)頻率偏差》［16］規(guī)定：電力系統(tǒng)正常運(yùn)行條件下頻率偏差限值為±0.2 Hz；當(dāng)系統(tǒng)容量較小時(shí)，偏差限值可以放寬到±0.5 Hz。若再放寬一些，假設(shè)輸入信號(hào)頻率的最大偏差范圍是±5 Hz，即45 ～55 Hz，由式（11）可得LTI-EPLL 穩(wěn)態(tài)相位誤差的最大波動(dòng)范圍?θmax≈±0.15 rad。當(dāng)相位誤差信號(hào)進(jìn)入該波動(dòng)范圍以內(nèi)，表明系統(tǒng)進(jìn)入穩(wěn)態(tài)。另一方面，由于PL-EPLL 的幅值自適應(yīng)特點(diǎn)，相位環(huán)的鑒相器輸出值ecos θ′/A在穩(wěn)態(tài)附近相當(dāng)準(zhǔn)確地表征了當(dāng)前系統(tǒng)的相位誤差。因此，可對(duì)PL-EPLL 算法作以下調(diào)整：

理論上，改進(jìn)型PL-EPLL 的動(dòng)態(tài)性能將更加接近LTI-EPLL，同時(shí)能夠保證45 ～55 Hz 的輸入頻率偏差范圍內(nèi)，同步相位無(wú)穩(wěn)態(tài)誤差?？紤]到一般應(yīng)用場(chǎng)合電網(wǎng)頻率的偏差范圍更小（±0.5 Hz），在使用時(shí)可以根據(jù)實(shí)際情況，合理降低相位誤差閾值，獲得更短的鎖定時(shí)間。

企業(yè)要想從根本上提高自身的財(cái)務(wù)管理水平，就需要建立健全財(cái)務(wù)風(fēng)險(xiǎn)管理制度。而現(xiàn)在的大多數(shù)國(guó)有施工企業(yè)都沒(méi)有一套完整的財(cái)務(wù)風(fēng)險(xiǎn)管理體系和嚴(yán)格的規(guī)章制度，雖然設(shè)置了風(fēng)險(xiǎn)管理制度，但是內(nèi)容卻過(guò)于簡(jiǎn)單，執(zhí)行力也較低，只注重會(huì)計(jì)核算，而忽視了對(duì)財(cái)產(chǎn)進(jìn)行分析以及對(duì)收入和資產(chǎn)的管理。因此，在企業(yè)的管理過(guò)程中，財(cái)務(wù)管理的優(yōu)勢(shì)并沒(méi)有得到充分的發(fā)揮。除此之外，國(guó)有施工企業(yè)并沒(méi)有將權(quán)力分散到財(cái)務(wù)管理部門，權(quán)力高度的集中在高層的管理者手中，導(dǎo)致財(cái)務(wù)人員對(duì)財(cái)務(wù)管理項(xiàng)目不能及時(shí)有效的進(jìn)行審計(jì)和監(jiān)督，最終造成資金的浪費(fèi)，財(cái)務(wù)風(fēng)險(xiǎn)的加大。終究以上，其原因都是由于缺乏健全的財(cái)務(wù)風(fēng)險(xiǎn)管理制度。

3 控制參數(shù)整定

參數(shù)k2的整定需要單獨(dú)分析PL-EPLL 的相位環(huán)路，首先需要解除幅值環(huán)和相位環(huán)之間的耦合［12］。假設(shè)幅值環(huán)已經(jīng)達(dá)到穩(wěn)態(tài)，即A = U 或A =-U。對(duì)式（8）作小信號(hào)線性近似，有：

注意同步相位存在兩個(gè)鎖定狀態(tài)，因此小信號(hào)線性近似也有兩種形式。把式（13）代入式（1）作拉氏變換，得到同步相位θ′對(duì)輸入相位θ的線性近似傳遞函數(shù)：

可以看出，式（14）與傳統(tǒng)PLL的小信號(hào)模型一致，能夠近似地描述PL-EPLL 的鎖相性能。據(jù)此，可在LTI-EPLL 的基礎(chǔ)上對(duì)參數(shù)k2進(jìn)行整定。對(duì)k1和k3，以整個(gè)系統(tǒng)的波形跟蹤性能作為整定目標(biāo)，參見(jiàn)式（5）的二階傳遞函數(shù)，即令k1= k3=k = 444 ；對(duì)k2，則以式（14）的鎖相環(huán)路二階傳遞函數(shù)模型作為整定目標(biāo)。同樣地，根據(jù)典型二階系統(tǒng)的階躍響應(yīng)特征方程s2+2ζωns+ωn2=0，對(duì)于式（14）有k3/2 = 2ζωn，k2/2 = ωn2。阻尼比ζ 同樣取0.707，可得k2= k32/4 = 49 298。此時(shí)式（14）的相位環(huán)自然頻率ωn=ω0/2，意味著對(duì)于50 Hz 的輸入信號(hào)，PL-EPLL 的同步相位大約在兩個(gè)工頻周期即40 ms左右完成鎖定。

4 仿真驗(yàn)證與分析

利用MATLAB/Simulink 軟件平臺(tái)搭建了PLEPLL 和改進(jìn)型PL-EPLL 的仿真模型。模型參數(shù)采用固定步長(zhǎng)離散算法，仿真步長(zhǎng)為5×10-5s ；3 個(gè)離散時(shí)間積分器均采用前向歐拉法求解。輸入正弦信號(hào)有效值220 V，幅值U=311 V，頻率ω=50 Hz；加入均值為0，方差為48.4 的高斯白噪聲，信噪比為30 dB。參數(shù)k1、k3取444，k2取49 298，中心頻率取ω0=50 Hz。

4.1 鎖相啟動(dòng)優(yōu)化驗(yàn)證和分析

同步幅值初始值A(chǔ)0設(shè)置為0，同步相位初始值θ′0采用優(yōu)化方案設(shè)置為π/2。設(shè)計(jì)12個(gè)具有不同初始相位的輸入信號(hào)作為對(duì)照組，對(duì)PL-EPLL 的鎖相啟動(dòng)過(guò)程進(jìn)行仿真，結(jié)果如圖4所示。

圖4 表明，當(dāng)初始相位差|?θ0|較小，即?θ0∈［-π/2，π/2）時(shí)，PL-EPLL 的同步相位θ′ 最終鎖定到θ，穩(wěn)態(tài)相位差為0；與此同時(shí)，同步幅值A(chǔ)最終鎖定到正值，即A = U = 311 V。而當(dāng)|?θ0|較大，即?θ0∈［-π，-π/2）∪［π/2，π）時(shí)，θ′最終鎖定到θ 的反相，穩(wěn)態(tài)相位差為±π；與此同時(shí)，A最終鎖定到負(fù)值，即A = -U = -311 V。以上結(jié)果與圖3（c）的收斂路徑一致。

對(duì)θ′0=0 的常規(guī)設(shè)置方案作同樣的仿真測(cè)試，仿真結(jié)果和圖3（b）的收斂路徑一致。圖5（a）給出了兩種方案在12 種初相下啟動(dòng)的相位差響應(yīng)時(shí)間對(duì)比?？梢钥闯?，當(dāng)?θ0處于第1、3 象限時(shí)，兩者響應(yīng)速度接近，常規(guī)方案相對(duì)快一些；當(dāng)?θ0處于第2、4 象限時(shí)，優(yōu)化方案的收斂路徑均比常規(guī)方案短，響應(yīng)速度提升非常明顯。由于篇幅限制，圖5（b）僅展示?θ0=5π/6 時(shí)兩種設(shè)置方案的相位差響應(yīng)曲線?？梢钥闯?，常規(guī)方案的相位差收斂到0，而優(yōu)化方案的則收斂到π。這意味著優(yōu)化方案的收斂路徑長(zhǎng)度僅為常規(guī)方案的1/5。常規(guī)方案和優(yōu)化方案的響應(yīng)時(shí)間分別為23.75 ms 和17.5 ms。

總體而言，常規(guī)方案的平均響應(yīng)時(shí)間為22.29 ms，優(yōu)化方案則為20.21 ms，啟動(dòng)速度提升了大約10%。該結(jié)果表明，采用優(yōu)化設(shè)置方案的PL-EPLL 能夠充分利用其具有兩個(gè)鎖定狀態(tài)的特點(diǎn)，選擇最短的收斂路徑，從而提高鎖相啟動(dòng)的響應(yīng)速度。

圖4 PL-EPLL啟動(dòng)過(guò)程仿真波形（θ′0=π/2）Fig.4 Simulation waveforms of PL-EPLL start-up （θ′0=π/2）

圖5 兩種設(shè)置方案的啟動(dòng)響應(yīng)性能對(duì)比Fig.5 Start-up performance comparison between two initial schemes

4.2 相頻解耦改進(jìn)PL-EPLL仿真及分析

圖6（a）為初始相位差?θ0= π/2 時(shí)，改進(jìn)型PL-EPLL 鎖相啟動(dòng)過(guò)程的各項(xiàng)響應(yīng)曲線?？梢钥闯觯倪M(jìn)型PL-EPLL 在鎖相啟動(dòng)后的10 ms內(nèi)以固定頻率ω0執(zhí)行快速鎖相（k2= 0）；在10 ms 以后逐漸完成精準(zhǔn)的鎖相及鎖頻。PL-EPLL 同步頻率的超調(diào)量為18 Hz；而改進(jìn)型PL-EPLL 僅為2 Hz。同步頻率越穩(wěn)定，鎖相系統(tǒng)在電網(wǎng)發(fā)生短時(shí)故障情況下失鎖的概率就越低，鎖相的響應(yīng)速度也越快。以π 的2%作為誤差帶，由相位差響應(yīng)曲線得到PL-EPLL 和改進(jìn)型PL-EPLL 響應(yīng)時(shí)間分別為23 ms和11 ms。

圖6（b）為改進(jìn)型PL-EPLL 在相位突變下的各項(xiàng)響應(yīng)曲線，相位突變值?θ = π/2?？梢钥吹?，頻率響應(yīng)曲線同樣存在一段定頻過(guò)程。PL-EPLL同步頻率的超調(diào)量達(dá)到25 Hz，而改進(jìn)型PL-EPLL僅為4 Hz。相位差響應(yīng)速度方面，PL-EPLL 的響應(yīng)時(shí)間為27 ms，而改進(jìn)型PL-EPLL只需要25 ms。

圖6（c）為改進(jìn)型PL-EPLL 在幅值突變下的各項(xiàng)響應(yīng)曲線，跌落幅度達(dá)到75%，即輸入信號(hào)的幅值從311 V 突然下降到78 V。整個(gè)響應(yīng)過(guò)程中，PL-EPLL 同步頻率的超調(diào)量達(dá)到15 Hz；而改進(jìn)型PL-EPLL 僅為2 Hz。相位差響應(yīng)速度方面，PL-EPLL 的響應(yīng)時(shí)間為31 ms；而改進(jìn)型PL-EPLL只需要20 ms。

圖6（d）為改進(jìn)型PL-EPLL 在頻率突變下的各項(xiàng)響應(yīng)曲線，頻率從50 Hz 突變到55 Hz。以55 Hz 的2%作為誤差帶，頻率響應(yīng)時(shí)間為12 ms；相位差響應(yīng)時(shí)間則為11 ms。該結(jié)果表明，在設(shè)計(jì)鎖頻范圍內(nèi)，改進(jìn)型PL-EPLL 具有與PL-EPLL 一致的鎖頻能力。相比之下，LTI-EPLL 只能以固定頻率ω0執(zhí)行鎖相，無(wú)法應(yīng)對(duì)電網(wǎng)出現(xiàn)頻率偏差的工況，同步相位存在穩(wěn)態(tài)誤差。

改進(jìn)型PL-EPLL 可根據(jù)實(shí)際需要靈活設(shè)計(jì)鎖頻范圍。表1給出了改進(jìn)型PL-EPLL在不同設(shè)計(jì)鎖頻范圍下啟動(dòng)性能的仿真測(cè)試對(duì)比，測(cè)試數(shù)據(jù)同樣基于12 個(gè)不同初相的對(duì)照組。結(jié)果表明，鎖頻范圍越窄，改進(jìn)型PL-EPLL 的響應(yīng)速度越快，頻率同步的穩(wěn)定性也越好。當(dāng)鎖頻范圍設(shè)計(jì)為±5 Hz時(shí)，改進(jìn)算法的性能提升已經(jīng)非常明顯：相位差響應(yīng)速度相比PL-EPLL 提升32.5%；頻率超調(diào)量減小85.5%。

表1 啟動(dòng)性能仿真測(cè)試對(duì)比Table1 Simulation test of PLL start-up performance

5 實(shí)驗(yàn)驗(yàn)證

搭建了基于TMS320 F28335型號(hào)DSP芯片的實(shí)驗(yàn)平臺(tái)，對(duì)改進(jìn)型PL-EPLL 鎖相算法作進(jìn)一步的實(shí)驗(yàn)驗(yàn)證。實(shí)驗(yàn)采用Chroma 61511 可編程交流電源輸出220 V/50 Hz的交流電壓作為模擬電網(wǎng)，經(jīng)過(guò)采樣調(diào)理電路，轉(zhuǎn)換成約-1 ～+1 V 的交流電壓信號(hào)加上1.65 V 的直流偏置電壓，輸入到DSP 的AD 模塊，由鎖相程序計(jì)算出交流電壓的同步相位。DSP 時(shí)鐘為150 MHz，AD 采樣頻率為20 kHz；算法采用定點(diǎn)運(yùn)算，幅值精度和相位運(yùn)算精度均取12 bit［17］；其中涉及的三角函數(shù)計(jì)算采用查表法實(shí)現(xiàn)。

實(shí)驗(yàn)以PL-EPLL 為對(duì)照，對(duì)改進(jìn)型PL-EPLL的鎖相啟動(dòng)波形、電網(wǎng)發(fā)生相位突變時(shí)的暫態(tài)波形進(jìn)行測(cè)試，結(jié)果如圖7所示。其中，正弦曲線為模擬電網(wǎng)電壓輸入波形，三角波信號(hào)為鎖相程序的同步相位輸出（-π ～π）。0 時(shí)刻為鎖相程序啟動(dòng)時(shí)刻，初始相位差為π/2；40 ms 時(shí)刻為模擬電網(wǎng)相位突變點(diǎn)，相位突變值為π/2。

分析表明，鎖相啟動(dòng)后，PL-EPLL 在約25 ms時(shí)刻完成鎖相，而改進(jìn)型PL-EPLL 在10 ms時(shí)刻已基本完成鎖定。對(duì)比相位突變點(diǎn)之后的同步相位輸出波形可知，改進(jìn)型PL-EPLL 在相位突變的情況下，同步相位波形的形變更小，重新鎖定的速度更快，在大約55 ms時(shí)刻已基本重新鎖定。

6 結(jié) 論

本文對(duì)PL-EPLL 鎖相算法的改進(jìn)主要包括兩個(gè)方面，一是啟動(dòng)性能優(yōu)化，把同步相位初始值設(shè)置為±π/2，算法在任意輸入初相下啟動(dòng)都能選擇最短的收斂路徑；二是適時(shí)進(jìn)行相頻解耦，在鎖相的暫態(tài)階段以固定中心頻率執(zhí)行快速鎖相，進(jìn)入穩(wěn)態(tài)后完成精準(zhǔn)的鎖相和鎖頻。從理論分析、仿真分析和實(shí)驗(yàn)結(jié)果可以看出：

1） 采用初值優(yōu)化方案的PL-EPLL能夠充分利用其具有兩個(gè)鎖定狀態(tài)的特點(diǎn)，鎖相啟動(dòng)速度相比常規(guī)方案提高了大約10%；

圖6 改進(jìn)型PL-EPLL響應(yīng)性能仿真測(cè)試Fig.6 Simulation waveforms of modified PL-EPLL under different conditions

圖7 PL-EPLL與改進(jìn)型PL-EPLL實(shí)驗(yàn)結(jié)果對(duì)比Fig.7 Experimental waveforms of PL-EPLL and modified PL-EPLL

2） 改進(jìn)型PL-EPLL 綜合了LTI-EPLL 的快速鎖相能力以及PL-EPLL 的鎖頻能力，在±5 Hz 的設(shè)計(jì)鎖頻范圍內(nèi)，頻率超調(diào)量減少85.5%，鎖相響應(yīng)速度提高32.5%；

3） 改進(jìn)型PL-EPLL 可以靈活設(shè)計(jì)鎖頻范圍，鎖頻范圍越窄，鎖相響應(yīng)速度越快，頻率同步穩(wěn)定性也越好；

4） 改進(jìn)型PL-EPLL的所有參數(shù)均具有自適應(yīng)的特點(diǎn)，具有良好的可移植性，有利于數(shù)字實(shí)現(xiàn)。