面向極低功耗收發(fā)器的分?jǐn)?shù)鎖相環(huán)架構(gòu)設(shè)計(jì)

何昊晨

面向極低功耗收發(fā)器的分?jǐn)?shù)鎖相環(huán)架構(gòu)設(shè)計(jì)

何昊晨

（武漢理工大學(xué) 自動(dòng)化學(xué)院，湖北 武漢 430070）

分?jǐn)?shù)鎖相環(huán)的毛刺是噪聲耦合到帶內(nèi)的原因之一，導(dǎo)致收發(fā)器使用更高的功率實(shí)現(xiàn)等同的靈敏度。針對(duì)該問(wèn)題，提出一種基于可變幅度電荷泵（Variable Amplitude Charge Pump，VACP）和固定脈沖、可變周期信號(hào)發(fā)生器（Fixed Pulse Variable Period Signal Generator，F(xiàn)PVPSG）的低毛刺分?jǐn)?shù)鎖相環(huán)架構(gòu)。在FPVPSG的驅(qū)動(dòng)下，VACP的輸出電流脈沖不僅有固定位置、固定寬度、可變幅度，而且有可變周期，用于根除參考毛刺和分?jǐn)?shù)毛刺?；赟pectre的仿真結(jié)果表明，當(dāng)參考頻率REF為20 MHz，小數(shù)分頻為120.13，且瞬態(tài)和鎖定時(shí)的周期分別為1/REF和27/REF時(shí)，20 MHz及其整數(shù)倍的參考毛刺被根除，10 MHz的分?jǐn)?shù)毛刺較已有方案小19.67 dB，且其他分?jǐn)?shù)毛刺均遠(yuǎn)小于已有方案。該結(jié)果表明推薦的分?jǐn)?shù)鎖相環(huán)架構(gòu)可用于極低功耗收發(fā)器，在移動(dòng)物聯(lián)網(wǎng)和邊緣計(jì)算領(lǐng)域有一定的應(yīng)用前景。

極低功耗收發(fā)器；交調(diào)干擾；噪聲；分?jǐn)?shù)鎖相環(huán)架構(gòu)

1 引言

在移動(dòng)物聯(lián)網(wǎng)和邊緣計(jì)算等領(lǐng)域，大部分收發(fā)器布局在戶外或其他較難維護(hù)的場(chǎng)景，開(kāi)發(fā)者應(yīng)設(shè)計(jì)高性能的器件，用于盡可能降低收發(fā)器的功耗，使其具有較長(zhǎng)的使用壽命。分?jǐn)?shù)鎖相環(huán)（Fractional Phase-Locked Loop，F(xiàn)PLL）為收發(fā)器提供本振信號(hào)，將基帶信號(hào)上變頻到射頻或者將接收信號(hào)下變頻到基帶，它的毛刺將惡化收發(fā)器的信噪比，導(dǎo)致發(fā)射器使用更高的發(fā)射功率實(shí)現(xiàn)等同的靈敏度，不利于節(jié)省收發(fā)器的功耗。因此，研究更低毛刺的FPLL架構(gòu)對(duì)實(shí)現(xiàn)極低功耗的收發(fā)器具有重要的意義，一直為學(xué)術(shù)界和工業(yè)界關(guān)注的研究熱點(diǎn)。

現(xiàn)有大多數(shù)FPLL的架構(gòu)通過(guò)零死區(qū)的鑒頻鑒相器[1-2]、高匹配的電荷泵[3]、采樣環(huán)路濾波器[4]、低噪聲的分頻器[5]和低噪聲的壓控振蕩器[6]等減小毛刺。但是，以上技術(shù)均存在脈沖寬度調(diào)制和脈沖位置調(diào)制等效應(yīng)，毛刺不能從源頭被根除[7]。KATUMBA提出了一種基于固定寬度可變幅度電荷泵的FPLL架構(gòu)，用于移除脈沖寬度調(diào)制效應(yīng)和脈沖位置調(diào)制效應(yīng)，然而該方法僅能根除參考毛刺。基于已有技術(shù)的積累和不足，提出了一種能移除脈沖寬度和脈沖位置調(diào)制的低毛刺FPLL架構(gòu)，不僅能根除參考毛刺還能降低分?jǐn)?shù)毛刺。該架構(gòu)與已有架構(gòu)的主要區(qū)別在于可變幅度的電荷泵（Variable Amplitude Charge Pump，VACP）和固定脈沖、可變周期的信號(hào)發(fā)生器（Fixed Pulse Variable Period Signal Generator，F(xiàn)PVPSG）。在FPVPSG的驅(qū)動(dòng)下，VACP的輸出電流脈沖不僅具有固定的位置、固定的寬度、可變的幅度而且具有可變的周期，因此能根除參考毛刺和降低分?jǐn)?shù)毛刺。首先根據(jù)問(wèn)題分析引入研究低毛刺FPLL架構(gòu)的意義，然后給出了推薦的FPLL架構(gòu)并介紹了工作原理，最后通過(guò)Spectre仿真驗(yàn)證了該架構(gòu)移除整數(shù)毛刺和分?jǐn)?shù)毛刺的可行性，并給出了相關(guān)的結(jié)論。

2 問(wèn)題分析

收發(fā)器的架構(gòu)主要包括發(fā)射器、接收器和鎖相環(huán)。收發(fā)器的靈敏度固定不變時(shí)噪聲、發(fā)射信號(hào)的功率和FPLL輸出信號(hào)的頻譜純度之間的關(guān)系如圖1所示。

圖1 收發(fā)器靈敏度不變時(shí)噪聲、發(fā)射信號(hào)功率和FPLL輸出信號(hào)的關(guān)系

信號(hào)和干擾的所在的頻率分別為0和1，鎖相環(huán)輸出信號(hào)的頻率和毛刺所在的頻率分別為lo和spur，在零中頻收發(fā)器中l(wèi)o等于0。鎖相環(huán)為收發(fā)器提供本振，用于將位于0的信號(hào)下變頻到基帶（或者將基帶信號(hào)上變頻到0）[8]。此時(shí)，如果鎖相環(huán)的輸出信號(hào)在spur處存在毛刺且spur等于1，則在下變頻的過(guò)程中頻率1處的噪聲被耦合到0頻處的信號(hào)內(nèi)，因此增加了接收信號(hào)的噪聲，需要通過(guò)增加發(fā)射信號(hào)的功率維持恒定的靈敏度。在移動(dòng)物聯(lián)網(wǎng)、邊緣計(jì)算和5G無(wú)線移動(dòng)通信系統(tǒng)中，由于各種無(wú)線通信協(xié)議并存，鄰道干擾更嚴(yán)重。開(kāi)發(fā)者通常選擇低功耗的通信協(xié)議、低功耗的發(fā)射器和低功耗的接收器，并且相關(guān)的低功耗技術(shù)已經(jīng)處于瓶頸期[9-11]?；谠撛颍菊撐奶岢隽艘环N低毛刺的分?jǐn)?shù)鎖相環(huán)架構(gòu)，避免鎖相環(huán)的毛刺惡化收發(fā)器信噪比，從減小毛刺降低收發(fā)器功耗的角度為開(kāi)發(fā)者提供一種低功耗技術(shù)。

3 架構(gòu)設(shè)計(jì)

推薦的低毛刺分?jǐn)?shù)鎖相環(huán)架構(gòu)如圖2所示，包括鑒頻鑒相器（Phase Frequency Detector，PFD）、鎖定檢測(cè)器（Locking Detector，LD）、VACP、FPVPSG、環(huán)路濾波器（Loop Filter，LF）、電壓控制振蕩器（Voltage-Controlled Oscillator，VCO）、多模分頻器（Multi-Mode Divider，MMD）和Delta-Sigma調(diào)制器（Delta-Sigma Modulator，DSM）共8個(gè)模塊。該架構(gòu)與傳統(tǒng)的架構(gòu)的區(qū)別在于VACP和FPVPSG這2個(gè)模塊，其中FPVPSG產(chǎn)生Pulse_UP1脈沖、Pulse_UP0脈沖和Pulse1脈沖，用于驅(qū)動(dòng)VACP產(chǎn)生固定位置、固定寬度、可變幅度和可變周期的輸出電流脈沖OUT。

圖2 推薦的低毛刺分?jǐn)?shù)鎖相環(huán)架構(gòu)

基于VACP和FPVPSG的低毛刺分?jǐn)?shù)鎖相環(huán)架構(gòu)如圖3所示。MMD的分頻控制字N.F為整數(shù)部分。和進(jìn)位：Carry的和，其中采用8位的二進(jìn)制，Carry采用3位的二進(jìn)制，DSM的輸入0.F采用19位的二進(jìn)制，Carry為0.F通過(guò)DSM不斷積累產(chǎn)生的進(jìn)位溢出。結(jié)合該電路，推薦的PFLL架構(gòu)的兩個(gè)創(chuàng)新點(diǎn)說(shuō)明如下：①UP或DN為REF和DIV之間的誤差，當(dāng)REF領(lǐng)先DIV時(shí)UP輸出高電平，當(dāng)REF滯后DIV時(shí)DN輸出高電平，它們通過(guò)或門(mén)生成Charge信號(hào)，用于驅(qū)動(dòng)電流1對(duì)電容C充電。充電前電容C上的電壓1通過(guò)D觸發(fā)器清零，由Pulse1脈沖控制實(shí)現(xiàn)，因此1與REF和DIV之間的誤差error成正比。1通過(guò)電壓-電流轉(zhuǎn)換器（Voltage- Current Convertor，VIC）轉(zhuǎn)換為電流1，為無(wú)量綱比例因子，充電電流UP=1，且放電電流DN=﹣1。②Pulse_ UP1脈沖和Pulse_DN1脈沖驅(qū)動(dòng)VACP產(chǎn)生輸出電流OUT，它們的位置、寬度和周期分別為REF的下降沿、d、瞬態(tài)時(shí)為1/REF且鎖定時(shí)為1/REF。因此，VACP的輸出電流脈沖OUT具有固定的位置、固定的寬度、可變的幅度和可變的周期，其中固定的位置、固定的寬度和可變的幅度等特性可用于根除參考毛刺；同時(shí)，因?yàn)镕PLL鎖定時(shí)的周期增加1倍，使得毛刺的功率被均衡到0到無(wú)窮大頻率之間，所以可以降低分?jǐn)?shù)毛刺。

假設(shè)1為3、相位誤差閾值為0且REF領(lǐng)先DIV，則FPLL的時(shí)序如圖4所示。

圖3 基于VACP和FPVPSG的低毛刺分?jǐn)?shù)鎖相環(huán)架構(gòu)

圖4 推薦FPLL的時(shí)序

結(jié)合該時(shí)序圖，F(xiàn)PLL具體的工作過(guò)程描述如下：首先FPLL處于瞬態(tài)（Transient），Lock輸出低電平，Pulse_UP1、Pulse_UP0和Pulse1具有相同的波形，此時(shí)UP驅(qū)動(dòng)OR門(mén)產(chǎn)生充電信號(hào)Charge對(duì)電容C充電，并且從Charge的上升沿到CL的上升沿期間充電電流UP等于1。同時(shí)，UP_T用于驅(qū)動(dòng)UP，Pulse_UP1、Pusle_UP0和 Pulse1的位置、寬度和周期分別為REF的下降沿、d和1/REF，因此Pulse_UP1驅(qū)動(dòng)VACP輸出電流脈沖OUT，它的大小、寬度、周期和位置分別為1、d、1/REF和REF的下降沿。另一方面，當(dāng)error小于0時(shí)，F(xiàn)PLL進(jìn)入鎖定狀態(tài)（Locking），Lock輸出高電平，Pulse_UP1為Pulse_UP0和Pulse0的與運(yùn)算結(jié)果。因?yàn)?=3，REF1和Pulse0的周期為3/REF，用于驅(qū)動(dòng)Pulse_UP1每3個(gè)參考周期對(duì)UP采樣，因此FPLL鎖定時(shí)VACP輸出電流脈沖的周期為3/REF。

在實(shí)際電路中，1的取值應(yīng)同時(shí)保證FPLL具有較快的鎖定時(shí)間和較小的毛刺。雖然FPLL的毛刺與1的值成反比，但是過(guò)大的1值將延遲FPLL的鎖定時(shí)間。例如，當(dāng)圖3處于鎖定狀態(tài)時(shí)，在3個(gè)參考周期內(nèi)只有第1個(gè)周期用于糾正REF和DIV之間的相位誤差error，而在第2個(gè)周期到第3個(gè)周期內(nèi)，因?yàn)橄辔徽`差沒(méi)有被糾正，導(dǎo)致相位誤差不斷被積累。如果1的取值足夠大，將使得第2個(gè)周期到第1個(gè)周期內(nèi)積累的相位誤差大于0，則FPLL再次進(jìn)入瞬態(tài)，并且有可能使FPLL在一段時(shí)間內(nèi)處于鎖定狀態(tài)和瞬態(tài)交替的狀態(tài)，因此較大程度延遲了FPLL的鎖定時(shí)間。

4 仿真驗(yàn)證

傳統(tǒng)的FPLL、基于已有技術(shù)的FPLL和推薦的FPLL的環(huán)路參數(shù)如表1所示，其中VCO、VCO和分別為VCO的增益、輸出頻率和FPLL的環(huán)路帶寬，并且1、和的取值為了使FPLLs中電荷泵的的增益相同。因?yàn)閂CO為tune控制的頻率輸出器件，它的頻譜特性與tune具有一致性，所以可以通過(guò)仿真tune的頻譜分析不同F(xiàn)PLLs架構(gòu)的毛刺性能。因?yàn)镹.F=120.13，參考頻率REF為20 MHz，VCO的頻率為2 402.6 MHz，因此FPLLs鎖定時(shí)tune的值為513 mV。此外，1的設(shè)定方法如下：將1設(shè)為變量，同時(shí)將鎖定時(shí)間和在10 MHz或其他頻點(diǎn)處的分?jǐn)?shù)毛刺設(shè)為因變量，通過(guò)計(jì)算機(jī)仿真得到鎖定時(shí)間急劇上升且毛刺沒(méi)有較明顯改善的臨界點(diǎn)。本設(shè)計(jì)中的臨界點(diǎn)為27，因此1的值設(shè)為27。

表1 推薦的FPLL、已有的FPLL和傳統(tǒng)FPLL的環(huán)路參數(shù)

參數(shù)推薦的FPLL已有的FPLL [8]傳統(tǒng)的FPLL fREF/MHz202020 KVCO/（MHz·V-1）200200200 fVCO/GHz2.3～2.52.3～2.52.3～2.5 BW/MHz111 N.F120.13120.13120.13 IUP（IDN）KV1KV1100 μA I1/mA11— C/pF200200— td/ns55— θ0/ns1—— K0.0040.004—

利用Spectre仿真得到tune鎖定到513 mV的波形，并截取140～140.96 μs時(shí)間段內(nèi)的數(shù)據(jù)作為分析對(duì)象，用一種平滑系數(shù)為1、窗大小為256、采樣點(diǎn)為4 096的漢寧窗分析tune的頻譜。仿真結(jié)果如圖5所示?；谝延屑夹g(shù)的FPLL和推薦的FPLL在20 MHz和其他參考頻率處均沒(méi)有參考毛刺；在分?jǐn)?shù)頻率為10 MHz處的分?jǐn)?shù)毛刺較已有的FPLL和傳統(tǒng)的FPLL分別小19.67 dB和 16.22 dB，并且在其他分?jǐn)?shù)頻率處的分?jǐn)?shù)毛刺均小于已有的FPLLs。

圖5 推薦的FPLL、已有的FPLL和傳統(tǒng)FPLL的毛刺性能

5 結(jié)論

提出了一種用于極低功耗收發(fā)器的低毛刺FPLL架構(gòu)，用于根除FPLL的參考毛刺和分?jǐn)?shù)毛刺。首先從系統(tǒng)層面分析了鎖相環(huán)的毛刺影響收發(fā)器功耗的問(wèn)題，然后提出了一種低毛刺的FPLL架構(gòu)，并闡述了它的基本工作原理，最后利用Spectre仿真驗(yàn)證了該架構(gòu)根除參考毛刺和分?jǐn)?shù)毛刺的可行性。仿真結(jié)果表明，提出的FPLL架構(gòu)具有可行性。

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TN74

A

10.15913/j.cnki.kjycx.2020.13.016

2095－6835（2020）13－0043－03

何昊晨（1999—），男，本科在讀，研究方向?yàn)榭刂瓶茖W(xué)與工程。

〔編輯：嚴(yán)麗琴〕