一種12位500 MS/s電流舵DAC的設(shè)計

戴瀾 閆強強

摘 要：基于中芯國際SMIC0.18 μm標準CMOS 1P6M工藝，在Cadence EDA平臺下設(shè)計完成了一款12位、采樣率500 MHz的電流舵DAC。電路主體結(jié)構(gòu)采用5+3+4的分段方式，其中模擬部分采用3.3 V電源供電，數(shù)字部分采用1.8 V供電，滿量程電流20 mA，單端負載為25 Ω，在時鐘信號500 MHz、輸入信號1.586 914 MHz的條件下，測得SFDR為91 dB，電路的INL為±0.25 LSB、DNL為±0.15 LSB，整體功耗為75.6 mW。

關(guān)鍵詞：電流舵DAC;帶隙基準;電流源;SFDR

0? ? 引言

數(shù)模轉(zhuǎn)換器，簡稱DAC，顧名思義，它是一種將數(shù)字信號轉(zhuǎn)換為模擬信號的芯片，承擔著數(shù)字域與模擬域橋梁的作用，其重要性不言而喻。近幾年，隨著5G通信的興起、4k超清視屏、超高速實時監(jiān)控、高速雷達，物聯(lián)網(wǎng)等領(lǐng)域快速發(fā)展，對數(shù)模轉(zhuǎn)換器的要求越來越高，集中體現(xiàn)在兩個方面：一是高速，二是高精度。例如，在5G基站的建設(shè)之中，就需要高速高精度的DAC負責將基帶數(shù)字信號轉(zhuǎn)化為模擬信號，接著由載波信號調(diào)制成高頻信號，最后由功率放大器發(fā)射出去。在基站的設(shè)計中，DAC的性能至關(guān)重要，正是有了高速、高精度、寬范圍的DAC，才能形成各種復雜的波形。

在眾多DAC類型中，電流舵DAC有著與生俱來的高速高精度特點，正是在這種應用背景與需求下，設(shè)計一款優(yōu)秀的電流舵DAC就顯得很有必要。

1? ? 電流舵DAC的整體架構(gòu)

本文設(shè)計的12 bit/500 MHz電流舵DAC的整體架構(gòu)如圖1所示，主體采用了5+3+4的分段結(jié)構(gòu)，即高5位和中間3位采用溫度計編碼，低4位采用二進制編碼，滿量程輸出電流為20 mA，單端負載為25 Ω，單端輸出擺幅為0.5 V，差分輸出擺幅為1 V，主要電路模塊有帶隙基準、V-I轉(zhuǎn)換電路、電流源陣列、輸入寄存器、二進制碼轉(zhuǎn)溫度計碼電路、鎖存低交叉點開關(guān)電流源驅(qū)動電路等。

圖1的工作過程如下：時鐘CLK頻率為500 MHz，輸入的12位數(shù)字碼先經(jīng)過輸入寄存器同步，同步后的12位數(shù)字信號被分成3路作相應處理，高5位和中間3位二進制信號經(jīng)過譯碼電路被譯成31路和7路溫度計碼信號，低4位二進制信號經(jīng)過buffer延時即可，處理后的42路信號經(jīng)過低交叉點開關(guān)電流源驅(qū)動電路后轉(zhuǎn)換為84路開關(guān)驅(qū)動信號，最后去控制相應權(quán)重差分開關(guān)的開通與關(guān)斷，于是，不同權(quán)重的電流源將根據(jù)輸入數(shù)字碼的不同，流過相應的權(quán)重差分開關(guān)，最后流經(jīng)負載產(chǎn)生電壓輸出。

2? ? 關(guān)鍵電路設(shè)計與仿真

2.1? ? 帶隙基準的設(shè)計與仿真

帶隙基準是電流舵DAC中的關(guān)鍵電路，本文設(shè)計的基準電路及仿真結(jié)果如圖2、圖3所示。從圖中可以看出，溫度從-40 ℃增加到125 ℃時，帶隙電壓變化約為2 mV，由此可以計算出基準電壓的溫度系數(shù)為10.4×10-6。

2.2? ? 電流源陣列偏置電路的設(shè)計

圖4是電流源陣列的偏置電路，R0、R1為外接精密電阻，M3、M5構(gòu)成低壓共源共柵電流源，共柵管M3的偏置由M2、M4組成的電流源提供，通過調(diào)節(jié)R0、R1的大小，可以將VCS和VCAS偏置在合適的電壓。圖4所設(shè)計的偏置電路具有高輸出阻抗、高電源抑制比、寬擺幅的特點。

2.3? ? 單位開關(guān)電流源的設(shè)計

開關(guān)電流源陣列是電流舵DAC中最重要的電路，本文設(shè)計的單位開關(guān)電流源電路如圖5所示。設(shè)計單位開關(guān)電流源主要考慮失配和有限的輸出阻抗。式（1）和（2）反映了單位電流源失配的相對方差與電流源面積的關(guān)系[1]。

σ2

=2

2=Aβ2+

（1）

≤? ? ? （2）

式中，Aβ、A是與工藝有關(guān)的常數(shù);C與芯片的良率有關(guān)[2]，通常選取C=2.8。

低頻下，電流舵DAC的INL對單位電流源的輸出阻抗有如下要求[3]：

INL=? ? ? ? ? ? ?（3）

式中，Iunit、Runit為單位電流源的電流和輸出阻抗;RL為負載;N為單位電流源的個數(shù)。

高頻下，電流舵DAC的SFDR與單位電流源的輸出阻抗有如下關(guān)系[3]：

SFDR=40lg Rratio-12（N-2）? ? ? ? ?（4）

式中，Rratio=Runit/RL;N為分辨率。

本設(shè)計中，選取電流源的過驅(qū)動電壓為500 mV，通常要求INL<0.5 LSB，SFDR>70 dB，結(jié)合式（1）～（4），可以確定圖5中各MOS管的尺寸。圖6為單位開關(guān)電流源的輸出阻抗仿真，可以看出，低頻下輸出阻抗約為13.5 GΩ，高頻下輸出阻抗下降到了1.49 MΩ。

2.4? ? 帶鎖存功能的開關(guān)電流源驅(qū)動電路設(shè)計

為了防止圖5中的M3和M4同時關(guān)斷[4]，本文設(shè)計了一種帶鎖存功能的低交叉點開關(guān)驅(qū)動電路，如圖7所示，通過調(diào)整傳輸門TG1和反相器INV1的PMOS管和NMOS管的尺寸，就可以調(diào)整信號對反相器INV2和INV3柵極的充放電時間，從而達到降低信號交叉點位置的效果。

3? ? 仿真結(jié)果

本設(shè)計基于SMIC0.18 μm標準CMOS 1P6M工藝實現(xiàn)，電路整體版圖如圖8所示，輸入全碼斜波信號，輸出對應每一個輸入采樣4 096個點，利用MATLAB仿真電流舵DAC的靜態(tài)性能，得到圖9、圖10所示結(jié)果，從圖中可以看出，INL在±0.25 LSB內(nèi)，DNL在±0.15 LSB內(nèi)。在時鐘信號500 MHz、輸入信號1.586 914 MHz的條件下，對輸出信號采樣4 096個點作頻譜分析，得到圖11所示結(jié)果，從圖中可以看出SFDR為91 dB。表1是本設(shè)計的整體仿真結(jié)果，可以看出本設(shè)計在靜態(tài)性能和動態(tài)性能方面都達到了預期的結(jié)果。

4? ? 結(jié)語

電流舵DAC廣泛應用在各種電子設(shè)備及高速接口電路中，本文基于SMIC0.18 μm標準CMOS 1P6M工藝設(shè)計實現(xiàn)了一款12 bit/500 MHz的電流舵DAC，通過仿真發(fā)現(xiàn)，INL在±0.25 LSB內(nèi)，DNL在±0.15 LSB內(nèi)，在采樣率500 MHz、輸入信號1.586 914 MHz的條件下，SFDR達到了91 dB，功耗為75.6 mW，電路整體性能良好。

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收稿日期：2020-04-01

作者簡介：戴瀾（1975—），男，湖南邵陽人，博士，教授，研究方向：大規(guī)模集成電路設(shè)計。

閆強強（1992—），男，甘肅天水人，在讀碩士，研究方向：大規(guī)模集成電路設(shè)計。