SOI抗輻射先進技術研究

藏 鑫，紀旭明，謝儒彬

（中國電子科技集團公司第五十八研究所，江蘇無錫214035）

1 引言

在近四十年的時間中，主要CMOS技術參數發(fā)展趨勢是基于Dennard經典等比例縮小原則。這一原則是集成電路制造技術中最有效的提升器件性能和降低能耗的方法。但隨著器件特征尺寸減小，短溝效應、量子隧穿以及寄生效應等問題的出現使得傳統(tǒng)微電子器件技術逐漸難以滿足集成電路技術持續(xù)發(fā)展的需求，限制了集成電路的集成度、可靠性以及電路性能。

SOI是一種三層結構的新型硅基半導體材料，通過絕緣層實現了器件和襯底的介質隔離，SOI具有以下的優(yōu)點：

①由于采用絕緣介質隔離，器件與襯底之間不存在電流通道，消除了體硅器件中常見的閂鎖效應，提高了電路的可靠性；②具有良好的抗輻射特性；③減小了寄生電容，運行速度提高了20%～35%，器件功耗減小了35%～70%[1]；④抑制了襯底的脈沖電流干擾，減少了軟錯誤的發(fā)生；⑤與現有的硅工藝兼容，可減少13%～20%的工序。

自1970年代以來CMOS技術參數整體發(fā)展趨勢如圖1所示。

2 SOI在抗輻射領域的應用

由于SOI CMOS電路實現了完全的介質隔離，PN結面積小，不存在體硅CMOS技術中寄生的場區(qū)MOS管和可控硅機構，因此輻射產生的光電流可以比體硅CMOS電路小近三個數量級，使SOI電路在抗單粒子事件、瞬時輻射等方面有著突出優(yōu)勢。

圖1 最近四十年主要的CMOS技術參數趨勢

2.1 單粒子事件（SEU）

當一個高能粒子入射到器件中的反偏的PN結耗盡區(qū)及下面的體硅區(qū)時，沿著粒子運行的軌跡硅原子被電離，產生電子空穴對的等離子體。沿這個軌跡附近PN結耗盡層發(fā)生短時塌陷并且使耗盡層電場的等位面變形，耗盡層變形區(qū)又稱為“漏斗”。

在SOI器件中，入射的粒子也將沿著它的軌跡使硅發(fā)生電離。然而，由于在有源區(qū)和襯底之間存在著隱埋絕緣層，只有那些在薄SOI頂部硅膜內產生的電子才能夠被收集。一般情況下的抗輻射應用中，SOI硅膜厚度為150～300nm，因此，在硅中產生的電離化軌跡長度比值就是SOI在抗SEU的加固性能方面優(yōu)于體硅器件的一級近似。能量粒子不同材料條件下的射入情況如圖2所示。

圖2 能量粒子的射入情況對比

SEU的幅度是以線性能量轉換（LET）為單位表示。定義為：

其中，x為沿著粒子軌跡的直線距離，dW為粒子損失的并被硅吸收的能量，mv是硅的質量，LET常以MeV·cm2/mg為單位來表示。由SEU產生的電子-空穴對可以表示為：

其中，w是產生一個電子-空穴對所必須的能量。在電子收集過程中，有可能會產生約1～10mA的SEU電流尖峰。由于SOI中收集電子的有效軌跡長度的減少，使得SOI器件中SEU電流尖峰比體硅器件中的小50倍（對約200nm的SOI膜而言）。

圖3中給出了體硅和SOI電路的SEU截面。SEU截面以每邏輯位的等效面積（cm2/位）為量度單位。該截面越小，器件對輻射就越不敏感?？梢钥闯?，在抗輻射強度方面，150nm厚的SOI器件比500nm厚的SOI器件提高了10倍，比體硅CMOS器件提高更多。

圖3 體硅和SOI電路的SEU截面

2.2 劑量率效應

在日輝或核爆炸事件中，在很短的時間間隔內淀積大劑量的電磁能量，這就會產生劑量率效應。劑量率單位是rad(Si)s-1。1rad(Si)輻射在硅中產生約4×103/cm3電子-空穴對。能量在短時間內就被吸收，會在器件的耗盡區(qū)中產生明顯的光電流，產生的光電流可以表示為：

式中，q為電子荷，Vdept是耗盡區(qū)的體積，g是載流子在硅中的產生常數，等于4.2×1013空穴-電子對/cm·rad(Si)s-1。

在傳統(tǒng)CMOS器件中，這一光電流會引起閂鎖，對于SOI器件，由于實現了完全的介質隔離，不存在體硅CMOS技術中寄生的場區(qū)MOS管和可控硅結構，而且具有較小的PN結耗盡區(qū)體積，如圖4所示。因此輻射產生的光電流比體硅CMOS電路小近三個數量級，有很強的抗瞬時輻射能力[2]。

圖4 體硅和SOI MOSFET中的耗盡區(qū)體積

2.3 總劑量輻射效應（TID）

總劑量輻射效應是累積劑量的電離輻射效應，通常以γ表示總劑量。電離輻射在SiO2中形成空間電荷機制如下：

電離輻射在SiO2中激發(fā)電子-空穴對，一部分會被SiO2中的深空穴陷阱俘獲成為正的固定空間電荷。在正偏壓下，這些固定空間電荷比較多地集中在Si/SiO2界面附近。空穴在SiO2中的遷移過程有兩種模型，即激化子遷移模型和多極俘獲模型。

電離輻射在Si/SiO2界面產生界面態(tài)。所謂界面態(tài)就是在Si/SiO2界面處存在于禁帶中的能級和能帶，他們可在很短的時間內和半導體硅交換電荷。界面態(tài)在器件工作或測試過程中會和硅體內交換載流子而使界面上帶電狀態(tài)發(fā)生變化[3]。產生和影響Si/SiO2界面的因素很多，電離輻射就是其中的一類。當未復合的空穴完全穿過SiO2時，空穴會在Si/SiO2界面或SiO2-柵極界面附近被俘獲，即：

式中，fT為空穴俘獲率；Nht為陷阱密度；σht為空穴俘獲截面；ΔΧ為陷阱分布寬度?？昭ǚ@率可以從1%變到100%，取決于SiO2的質量和作用在其上的電場強度。在Si/SiO2界面輻射誘生的陷阱密度可以有幾個數量級的增加。

界面態(tài)的建立比空穴在氧化層中輸運更慢。如果在柵極上加負偏壓，產生的陷阱量更低，在低溫下幾乎沒有陷阱產生。

2.4 各類器件對比

由于SOI器件的有源區(qū)體積小，而且是全介質隔離，所以漏電流比體硅電流低。如前所述，在這些工作條件中，SOI器件優(yōu)于體硅 CMOS器件，SOIMOSFET與體硅器件相比具有抗SEU和抗γ輻射性能。SOI電路也無閂鎖效應，但是在體硅CMOS中，SEU或者γ射線的光電流卻可以觸發(fā)閂鎖效應。對于SEU或γ輻射，SOI電路優(yōu)于體硅CMOS電路，目前SIMOX存貯器電路（64KSRAM）具有SEU失效率為10-9/位·天（最壞情況下的地球同步軌道失效率）并且在1011 rad(Si)/s的劑量率輻射下仍能保持電路功能。這些數字表明，與體硅電路相比，SOI電路的抗輻射強度提高了100倍。

3 抗輻射特性研究現狀

國內從80年代以來先后開展SOI技術研究的單位有：中國科學院上海微系統(tǒng)與信息技術研究所（原上海冶金研究所）、北京大學微電子所、清華大學微電子所、北京師范大學、東南大學、復旦大學、吉林大學、中國科學院半導體所、微電子中心等。國外研究SOI技術起步更早。以美國為例，美國圣的亞哥國家實驗室提出了輻射加固計劃，圖5給出了該實驗室在未來幾年中所采用的加固技術和生產的加固產品?？梢姡?.25μm CMOS/SOI將在未來幾年里在加固 256KSRAM、FPGA、Mixed-SignalASICS以及加固Pentium技術中占有越來越重要的地位[4]。圣的亞哥實驗室的加固技術包括LDD工藝、RH淺結隔離、Si3N4側墻、多晶硅和S/D區(qū)與硅化鈦合金、50k/sq的SEU去耦電阻、平整的互聯介質等加固工藝。

圖5 圣的亞哥國家實驗室輻射加固計劃

Honeywell公司的RICMOS工藝已能在生產中實現厚度為15nm的氧化層、650 nm的有效溝道長度為和50 Mrad(Si)的抗輻射總劑量。該公司已商品化的HX6156系列256KX1STATICRAM-SOI產品被主要用于航空航天及軍工電子領域，其抗總劑量水平達到1×106rad(SiO2)，抗劑量效率水平達到1×1011rad(SiO2)。由該公司生產的SOIHX2000門陣列具有大于1×106rad(Si)的總劑量輻射、大于1×1012rad(Si)/s的輻射劑量率以及1×1012errors/bit/day的單粒子輻射效應的能力，且其抗中子注量可達1×1014/cm2。

在處理器方面，Harris公司為美國政府提供的RH3000系列32位抗輻射產品及標準的航空器用計算機（SSC）可以說是其中的典型代表。它應用SOI技術，其抗輻射水平達到1Mrad。它所有的功能都集成在兩片芯片上，確保了性能穩(wěn)定、可靠。在軌道上運行時，基本型SSC壽命為2a，第一代SSC壽命為5a，而第二代SSC可以達到10a以上。

法國的Thomson-CSF公司采用SOI技術，應用多層布線和1.2μm及0.8μm的設計規(guī)則，制備了抗總劑量和重粒子加固CMOS電路，包括16k/64k/256k的SRAM，8位/20MHz的A/D轉換器，以及數字和邏輯ASIC電路。

4 SOI發(fā)展新趨勢

4.1 應變溝道

在SOI的發(fā)展中遇到較大的問題就是硅器件電子遷移率和空穴遷移率偏低。因此，人們開始致力于研究提高頂層電子遷移率的結構。將應力引入SOI MOS溝道以提高載流子遷移率的技術目前倍受重視。相對于采用其他高遷移率半導體材料，采用這項技術對CMOS器件的制造工藝影響最小。

2006年6月Freescale宣布了應用應變SOI襯底的先進CMOS技術。利用該技術能夠有效降低電路的功耗和改善電路的性能。用sSOI技術[5]，一層Si放置在SiGe襯底上，Si原子將因SiGe晶格而得到拉伸，如圖6所示。該技術可使電子移動速度增加70%；sSOI晶體管的性能可因此比常規(guī)器件的性能提高30%，功耗則降低40%。

圖6 s-SOI MOS器件示意結構

目前研究較多的一種方法是在溝道區(qū)采用Si/SiGe異質結構，由于Si材料和SiGe材料晶格間存在差異，被用作通道材料。在此種結構中，或者是在Si層中產生拉應力，或者是在SiGe層中產生壓應力，如圖7所示。例如有一種結構是溝道區(qū)采用應變Si/弛豫SiGe結構，在應變硅層中引入雙軸拉應力，能在MOSFET通道中誘導高達1.6GPa的局部應變，這種情況可以使電子和空穴遷移率均增大，增加CMOS電晶體的導通電流。

圖7 Si/SiGe異質結構應力方向示意圖

4.2 薄埋層的SOI材料

一般使用的薄膜SOI材料埋層厚度均在100nm以上，埋層材料通常為SiO2。然而，在部分耗盡型SOI結構中，溝道下方的硅層中僅有部分被耗盡層占據，由此可導致電荷在耗盡層以下的電中性區(qū)域中累積，造成所謂的浮體效應；且SiO2由于埋層存在，熱導率比較差。

為了解決這些問題，人們開始尋求薄埋層的SOI材料，同時也要保持良好的SiO2的絕緣性[6]。薄埋層SOI材料的埋層厚度一般在50nm左右，有的低至20nm甚至更薄。薄埋層SOI一般用于低壓器件，一方面保持了絕緣體上硅的優(yōu)良結構，另一方面埋層有優(yōu)良的導熱性能，是低壓絕緣體上硅的一個發(fā)展方向[7]。

隨著器件溝道長度的不斷減小，短溝道效應越來越嚴重。降低溝道效應的一個有效方法就是減小源-漏結深。已知SOI器件硅膜層的厚度的降低類似于體硅器件中結深的減小，當器件尺寸進入納米尺度，就要采用超薄硅膜SOI器件。其結構與SOI器件相同，只是硅膜層厚度很薄[8]?；诖颂攸c，該器件具有以下優(yōu)點：可有效切斷漏電途徑，大幅度降低關態(tài)漏電流，降低功耗；可有效抑制短溝道效應、DIBL效應；結電容減小，提高開關速度，同時降低寄生電容的影響；無浮體效應。

然而，超薄硅膜器件也存在一些問題：很薄的硅膜層會引入很大的源-漏寄生電阻；會引起載流子遷移率降低、閾值電壓增大，導致開態(tài)電流降低；在超薄硅膜的情況下，摻雜濃度對閾值電壓的調整作用不是很明顯，需要通過金屬柵來調整功函數，進而改變閾值電壓。

5 結束語

SOI技術有著體硅技術不可比擬的各種優(yōu)勢，盡管目前仍存在很多沒有解決的問題，例如如何生產低成本高質量的SOI材料等問題，但是與體硅CMOS器件相比，SOI器件具有較小的寄生電容、抗輻射、耐高溫等特性，使其必將逐步取代體硅材料，在民用、軍事等方面獲得更廣泛的應用。隨著研究的深入和技術水平的不斷進步，SOI存在問題有望得到逐步解決，因此，加大對SOI新技術的研究投入具有非常重要的戰(zhàn)略意義。

對于體硅材料及MOSFET的輻射效應目前國內外都已進行了大量研究，但對于SOI的輻射效應研究才剛剛開始。SOI電路結構也在不斷發(fā)展，除了傳統(tǒng)的輻射效應如總劑量效應、單粒子事件和劑量率效應外又出現了一些新的現象，例如multi-bit upset，micro-dose，gate rupture errors 和 micro-latch等。隨著SOI技術的發(fā)展，迫切需要針對SOI器件和電路因輻射引起的新現象進行研究，這對開發(fā)設計新的抗輻射器件與電路也具有重大的意義。