新型高性能容忍多節(jié)點翻轉(zhuǎn)鎖存器結(jié)構(gòu)的設(shè)計

徐 輝， 余 果， 汪 勇， 劉 杰

(1.安徽理工大學(xué) 計算機工程學(xué)院， 安徽 淮南 232200； 2.安徽理工大學(xué) 電氣與信息工程學(xué)院， 安徽 淮南 232200；3.湖州師范學(xué)院 信息工程學(xué)院， 浙江 湖州 313000)

0 引 言

隨著大規(guī)模軟硬件的開發(fā)和應(yīng)用，可靠性受到高度重視[1-11]，鎖存器加固就是一項重要措施[2-11].如果一個半導(dǎo)體器件的內(nèi)部節(jié)點被一個高能粒子轟擊，最終會使電荷沉積，從而導(dǎo)致被擊中的節(jié)點出現(xiàn)電路故障.如果節(jié)點電荷超過鎖存器中存儲正確邏輯值的最小電荷量，鎖存器內(nèi)就會發(fā)生一個稱為單節(jié)點翻轉(zhuǎn)(single node upset,SNU)的邏輯值翻轉(zhuǎn)[2].

早期的容忍單節(jié)點翻轉(zhuǎn)鎖存器利用雙?；ユi、防護門、冗余等在反饋中引入延遲[3-11].隨著CMOS技術(shù)的不斷發(fā)展，電路的微型化給電路防護帶來了不利影響.研究表明，當(dāng)CMOS電路的特征尺寸達到90 nm時，電荷共享已嚴重影響電路的可靠性，并可能導(dǎo)致多節(jié)點翻轉(zhuǎn)(multi-node upset,MNU)[12].研究人員對電荷共享效應(yīng)導(dǎo)致的各種問題做了大量研究：文獻[13]表明，由MNU誘發(fā)的邏輯錯誤越來越嚴重；文獻[14]對各種可能發(fā)生多節(jié)點翻轉(zhuǎn)的已加固節(jié)點做了三維模擬研究；文獻[15]做了電荷共享可能會對軟錯誤率造成影響的實驗.因為大部分能夠起到防護作用的鎖存器設(shè)計都只能防護SNU[3-9]，不具有防護MNU的能力，所以各種MNU加固鎖存器的設(shè)計在納米工藝下日益重要.

本文設(shè)計一種新型容忍多節(jié)點翻轉(zhuǎn)的鎖存器，該結(jié)構(gòu)彌補了已有結(jié)構(gòu)的一些不足，并減少了功耗和延時.通過HSPICE仿真工具對提出的新型鎖存器結(jié)構(gòu)進行測試，結(jié)果表明，該結(jié)構(gòu)不僅能夠防止SNU的發(fā)生，還對MNU有很好的防護效果.

1 新型鎖存器結(jié)構(gòu)

1.1 經(jīng)典FERST鎖存器

FERST(即feedback redundancy SEU-tolerant)鎖存結(jié)構(gòu)[9]是一種經(jīng)典的利用反饋和冗余進行單節(jié)點容錯的鎖存器結(jié)構(gòu)，如圖1所示.該結(jié)構(gòu)主要由3個C單元構(gòu)成，其中每個C單元主要由4個CMOS晶體管構(gòu)成，如圖2所示.MP1管接VDD，MN2管接GND.輸入A和輸入B分別接一個PMOS管和一個NMOS管.C單元的真值表如表1所示.當(dāng)輸入相同時，C單元相當(dāng)于一個反相器結(jié)構(gòu)，可以輸出和輸入相反的邏輯值；當(dāng)輸入不同時，晶體管關(guān)閉，輸出點浮空處于高阻態(tài)，保持前一狀態(tài)的邏輯值.SEU(single event upset)會使C單元的兩個輸入不同，但不會影響輸出節(jié)點Q的邏輯狀態(tài)，可以起到容忍的作用.若節(jié)點對(N1,N2)、(N3,N4)、(N1,N4)、(N2,N3)中任意發(fā)生節(jié)點對翻轉(zhuǎn)，將導(dǎo)致輸出節(jié)點Q的翻轉(zhuǎn).

1.2 新型鎖存器的結(jié)構(gòu)

本文針對單粒子多節(jié)點造成的電路邏輯值翻轉(zhuǎn)問題，提出一種有效的能夠加固的新型鎖存器結(jié)構(gòu)(圖3)，其中D代表輸入信號、Q代表輸出信號.該結(jié)構(gòu)包括以下單元：5個傳輸門(TG1、TG2、TG3、TG4、TG5)；2個改進的TDICE結(jié)構(gòu)[16](TDICE’1、TDICE’2)；1個C單元.當(dāng)CLK=1、CLKB=0時，鎖存器處于導(dǎo)通狀態(tài).此時，鎖存器工作在邏輯值輸入狀態(tài)，輸入D經(jīng)過傳輸門TG5直接通過Q輸出邏輯值.但由于N9管和P11管的鐘控門結(jié)構(gòu)，鎖存結(jié)構(gòu)的值無法通過C單元結(jié)構(gòu)將邏輯值傳輸?shù)絈點，使得輸入信號只能通過TG5到達輸出端Q.當(dāng)鎖存器進入鎖存狀態(tài)時，所有傳輸門關(guān)閉，電路通過TDICE’1、TDICE’2結(jié)構(gòu)和C單元結(jié)構(gòu)來保持電路的邏輯狀態(tài)不發(fā)生改變.

該新型鎖存器使用TDICE’1單元和TDICE’2單元，保證鎖存的邏輯值傳到C單元前不會受到單節(jié)點和多節(jié)點翻轉(zhuǎn)的影響，并在鎖存器末段使用一個C單元，以保證TDICE’單元輸出到Q點的邏輯值正確.鎖存器中的敏感節(jié)點為X0、X1、X2、X3、X4、X5、Q1、Q2和輸出點Q.由于X0和X3、X1和X4、X2和X5、Q1與Q2是對稱的，所以下面進行容錯分析時，只對X0、X1、X2、Q1和輸出節(jié)點Q進行分析.

1.3 單粒子單節(jié)點翻轉(zhuǎn)的容錯

第一種情況：如果單粒子單節(jié)點的翻轉(zhuǎn)發(fā)生在節(jié)點X0上，產(chǎn)生的錯誤脈沖可能會使相鄰節(jié)點X1或Q1發(fā)生翻轉(zhuǎn)，但由于晶體管P12、N12、P13、N13處于關(guān)閉狀態(tài)，所以邏輯值錯誤無法影響到A1和D1節(jié)點.翻轉(zhuǎn)狀態(tài)下的X0點被未受到影響的晶體管P1或N1糾正，所有節(jié)點就會變回到它們的原始邏輯狀態(tài).同樣的情況也適用于節(jié)點X2.

第二種情況：如果節(jié)點X1被轟擊而發(fā)生邏輯翻轉(zhuǎn)，由于連接到該節(jié)點的反饋晶體管P12和N23都是關(guān)閉的，所以該節(jié)點的故障無法傳播到A1、B1節(jié)點，最后X1節(jié)點的邏輯值將通過X0或X2控制的反饋回路被恢復(fù)，使翻轉(zhuǎn)的節(jié)點狀態(tài)恢復(fù)原狀，節(jié)點Q1同理.節(jié)點X3、X4、X5、Q2的分析與節(jié)點X0、X1、X2、Q1同理.

當(dāng)粒子轟擊額外的4個節(jié)點A1、B1、C1、D1之一時，不會造成上面結(jié)構(gòu)的翻轉(zhuǎn).如在X0、X1、X2、X3分別存儲邏輯1、0、1、0的情況下，A1、B1、C1和D1的邏輯值為0.如果給連接到P1的柵極節(jié)點A1進行粒子注入，過量電荷形成的錯誤邏輯值僅能通過關(guān)閉P1使節(jié)點成為一個浮空點(高阻抗?fàn)顟B(tài))，這不會改變X0的邏輯狀態(tài).

1.4 單粒子多節(jié)點翻轉(zhuǎn)的容錯

新型結(jié)構(gòu)TDICE’1和TDICE’2是對稱的.下面分析TDICE’1.由于TDICE’1結(jié)構(gòu)中的X0和X2、X1和Q1也是對稱的，所以先假設(shè)節(jié)點X0、X1、X2、X3分別存儲1、0、1、0來分析雙節(jié)點翻轉(zhuǎn).

第一種情況：如果轟擊節(jié)點對(X0，X2)會導(dǎo)致兩個節(jié)點X1和Q1發(fā)生翻轉(zhuǎn)，但X1和Q1的邏輯錯誤因晶體管P12、N12、P13、N13的關(guān)閉并不能傳播.X0的邏輯狀態(tài)由未翻轉(zhuǎn)節(jié)點A1和D1決定，X2的狀態(tài)由未翻轉(zhuǎn)節(jié)點B1和C1決定，所以X0和X2不會翻轉(zhuǎn);而X0和X2會通過反饋回路使X1和Q1恢復(fù).

第二種情況：如果注入故障使得節(jié)點對(X2，Q1)發(fā)生翻轉(zhuǎn)，即使X1被翻轉(zhuǎn)，也不會傳播邏輯錯誤.一旦節(jié)點X2由于未損壞的節(jié)點B1和C1而恢復(fù)，Q1也將恢復(fù).

唯一敏感的節(jié)點對是(A1,X0).主要原因如下：假設(shè)節(jié)點X0發(fā)生翻轉(zhuǎn)，節(jié)點A1同時發(fā)生翻轉(zhuǎn)，節(jié)點X0將無法恢復(fù).因為節(jié)點A1關(guān)閉P1，切斷了節(jié)點X0可恢復(fù)回正確邏輯的傳導(dǎo)路徑.因此，節(jié)點Q1可能會根據(jù)P4和N4的驅(qū)動而導(dǎo)致翻轉(zhuǎn).同樣，當(dāng)節(jié)點A、B、C、Q分別存儲邏輯0、1、0、1時，(B1,X2)為敏感節(jié)點對.對稱的結(jié)構(gòu)也同理，在(A2,X3)和(B2,X5)節(jié)點對可能發(fā)生MNU.

綜上所述，本設(shè)計只有2對敏感節(jié)點對，遠遠小于第3節(jié)比較的兩種容多節(jié)點翻轉(zhuǎn)的鎖存結(jié)構(gòu)[10-11].且與后兩者相比，由于敏感節(jié)點對越少，SEU耐受性越高，通過對敏感節(jié)點對的分析，說明該新型器件結(jié)構(gòu)有更好的容SEU性能.

2 故障注入實驗

為了驗證新型鎖存器SNU和MNU的容錯能力，在室溫和預(yù)測工藝模型PTM32nm下，使用HSPICE仿真工具進行廣泛的故障注入實驗.

考慮到實驗的說服力和結(jié)構(gòu)的對稱性，分別對節(jié)點X0、X1做了SNU的故障注入；對節(jié)點對(X0，X1)和(X0，X2)做了MNU的故障注入.

第一種單粒子節(jié)點翻轉(zhuǎn)情況如圖4所示.當(dāng)給X0點注入一個脈沖，X0很快恢復(fù)，且對輸出Q沒有造成任何影響.由于結(jié)構(gòu)的對稱性，X2、X3、X5點與X0點受到單粒子節(jié)點翻轉(zhuǎn)時結(jié)果相同.

第二種單粒子節(jié)點翻轉(zhuǎn)情況如圖5所示.當(dāng)給X1節(jié)點一個脈沖，X1經(jīng)短暫時刻后恢復(fù)，輸出Q也沒有受到任何影響.同理，Q1、X4、Q2點與X1點結(jié)果類似.

第一種多粒子節(jié)點翻轉(zhuǎn)情況如圖6所示.當(dāng)同時給X0、X1注入故障，X0、X1發(fā)生翻轉(zhuǎn)后很快恢復(fù)邏輯值，輸出Q未發(fā)生翻轉(zhuǎn).同理，節(jié)點對(X2，Q1)、(X1，X2)、(X3，X4)、(X4，X5)、(X5，Q2)與節(jié)點對(X0，X1)結(jié)果相同.

第二種多粒子翻轉(zhuǎn)情況如圖7所示.給(X0，X2)節(jié)點對同時注入脈沖使其翻轉(zhuǎn)，節(jié)點對翻轉(zhuǎn)后很快恢復(fù)邏輯值，而且輸出Q并未受到影響，邏輯值不變.同理，節(jié)點對(X1，Q1)、(X3，X5)、(X4，Q2)受到相同的故障注入導(dǎo)致發(fā)生翻轉(zhuǎn)時，也會很快恢復(fù)到初始邏輯值，從而很好地防止了多節(jié)點翻轉(zhuǎn).

3 鎖存器性能評估

為了對提出的新型鎖存器性能進行準確評估，本文對比了三模冗余(TMR)鎖存器[14]、DICE鎖存器[3]、FERST鎖存器[9]、DNCS鎖存器[10]和MNUTL鎖存器[5]的容錯能力，以及各個鎖存器的延時、功耗開銷等.

3.1 容軟錯誤能力比較

各個鎖存器結(jié)構(gòu)的容錯能力如表2所示.從表2可知，新型鎖存結(jié)構(gòu)具有容單節(jié)點和容多節(jié)點翻轉(zhuǎn)的能力.

3.2 開銷比較

本文通過HSPICE仿真實驗對各個鎖存結(jié)構(gòu)進行數(shù)據(jù)分析，然后計算并比較各個結(jié)構(gòu)的PDP(power delay product)，即他們的功耗及延時的乘積.在PTM 32nm模型、電源電壓為0.9 V、溫度為30 ℃的條件下進行仿真.

各個鎖存器的功耗和延時如表3所示.由表3可知，新型鎖存結(jié)構(gòu)相比其他鎖存結(jié)構(gòu)，在延時和功耗上明顯優(yōu)于大部分鎖存器.

表3 各個鎖存器的開銷比較

新型鎖存器相比其他鎖存器的開銷變化如表4所示，負值代表新型鎖存器相對其他鎖存器的優(yōu)勢占比.由表4可知，新型鎖存器的結(jié)構(gòu)在功耗和延時上具有很大優(yōu)勢.

表4 新型鎖存器相比其他鎖存器的開銷變化

4 結(jié) 語

針對愈發(fā)嚴重的多粒子翻轉(zhuǎn)問題，本文提出一種新型鎖存器的加固設(shè)計.該設(shè)計不僅可以防止單節(jié)點翻轉(zhuǎn)的發(fā)生，還可以容多節(jié)點翻轉(zhuǎn).通過HSPICE仿真表明，相比僅容忍單粒子翻轉(zhuǎn)的DICE鎖存器，新型鎖存器在增大面積的情況下，大幅度減少了鎖存器的延時；相比經(jīng)典的TMR鎖存結(jié)構(gòu)，新型鎖存結(jié)構(gòu)在各個方面都有很大優(yōu)勢；相比同樣能夠防護MNU的其他結(jié)構(gòu)，新型鎖存器的功耗延時積優(yōu)勢明顯.