基于國(guó)產(chǎn)化DSP的雷達(dá)信號(hào)處理軟件設(shè)計(jì)

喻榮梅 李濤 呂瀟君

（南京電子技術(shù)研究所 江蘇省南京市 210039）

1 引言

近年來(lái)，戰(zhàn)場(chǎng)環(huán)境日趨復(fù)雜，雷達(dá)信號(hào)處理技術(shù)飛速發(fā)展，對(duì)信號(hào)處理軟、硬件提出了更高要求。同時(shí)，隨著中美貿(mào)易戰(zhàn)升級(jí)，實(shí)現(xiàn)裝備自主可控迫在眉睫。由我國(guó)全自主研發(fā)的高性能華睿2 號(hào)DPS 芯片[1-2]，具備實(shí)時(shí)性、靈活性等優(yōu)點(diǎn)，滿足雷達(dá)信號(hào)處理功能、性能需求。

本文將介紹一種基于華睿2 號(hào)國(guó)產(chǎn)化平臺(tái)的雷達(dá)信號(hào)處理信號(hào)處理軟件，該軟件架構(gòu)靈活、基礎(chǔ)構(gòu)件跨平臺(tái)通用、運(yùn)行效率高。

2 國(guó)產(chǎn)化處理平臺(tái)

華睿2 號(hào)DSP 是面向嵌入式高性能計(jì)算的處理器，該DSP 內(nèi)部集成了8 個(gè)異構(gòu)處理器核，包括4 個(gè)向量DSP 核和4 個(gè)可配置專用處理核，向量DSP 核兼容MIPS64 指令集。華睿2 號(hào)信號(hào)處理模塊包含四片華睿2 號(hào)DSP，F(xiàn)PGA、RapidIO 交換芯片、PCIe 交換芯片和網(wǎng)絡(luò)交換芯片各一片，以及存儲(chǔ)器、外圍接口電路和電源模塊等。模塊主要性能指標(biāo)如下：

（1）最高工作主頻為800MHz，峰值運(yùn)算能力達(dá)409.6 GFlops；

（2）每片華睿外接兩通道DDR3，DDR 傳輸率800MT/s，單通道容量4GB，板載內(nèi)存總?cè)萘?2GB；

（3）支持x4 模式RapidIO 交換互連，模塊對(duì)外提供4x4RapidIO接口，單通道速率可達(dá)5Gbps；

（4）具備網(wǎng)絡(luò)交換互連，對(duì)外提供4 路x1 SGMII 千兆以太網(wǎng)接口；

（5）提供兩路I2C 總線接口。

3 信號(hào)處理軟件設(shè)計(jì)

信號(hào)處理軟件系統(tǒng)基于軟件化雷達(dá)設(shè)計(jì)理念[3-5]，采用開(kāi)放式分層架構(gòu)設(shè)計(jì)，系統(tǒng)可分為信號(hào)處理應(yīng)用構(gòu)件、集成框架、中間件、基礎(chǔ)軟件以及硬件平臺(tái)，如圖1 所示。

3.1 應(yīng)用構(gòu)件

應(yīng)用構(gòu)件完成本軟件的功能處理，可獨(dú)立部署、加載與運(yùn)行，雷達(dá)信號(hào)處理應(yīng)用構(gòu)件包括雜波抑制、干擾抑制、目標(biāo)檢測(cè)、目標(biāo)識(shí)別、數(shù)據(jù)處理等算法功能模塊。以數(shù)據(jù)按通道、脈沖、距離段拆分進(jìn)行并行處理原則，綜合處理效率、算法升級(jí)、產(chǎn)品跨領(lǐng)域通用的需求，采用靈活可控的構(gòu)件顆粒度劃分，支持即插即用。

圖1：信號(hào)處理軟件分層架構(gòu)

圖2：串行處理架構(gòu)示意圖

圖3：輪詢處理架構(gòu)示意圖

3.2 集成框架

集成框架上承信號(hào)處理應(yīng)用構(gòu)件，下接跨操作系統(tǒng)跨平臺(tái)中間件，其主要功能包括：

（1）硬件資源管理、各處理節(jié)點(diǎn)資源配置；

（2）軟件資源管理，包括軟件任務(wù)資源配置、數(shù)據(jù)管理、狀態(tài)監(jiān)測(cè)等。

本文從兩方面進(jìn)行集成框架并行設(shè)計(jì):

（1）處理器間并行設(shè)計(jì)。

圖4：處理器內(nèi)并流處理流程圖

圖5：信號(hào)處理系統(tǒng)平臺(tái)組成

傳統(tǒng)實(shí)時(shí)信號(hào)處理架構(gòu)采用處理節(jié)點(diǎn)間串行處理架構(gòu)，如圖2所示，其中每個(gè)DSP 處理器為一個(gè)處理節(jié)點(diǎn)。該架構(gòu)制約了信號(hào)處理功能升級(jí)、軟件重構(gòu)，且難以保證各處理節(jié)點(diǎn)均勻的執(zhí)行效率加大了系統(tǒng)處理延時(shí)，而隨著系統(tǒng)復(fù)雜度提升，串行節(jié)點(diǎn)隨之增加，導(dǎo)致系統(tǒng)穩(wěn)定性大大降低。本文采用基于處理節(jié)點(diǎn)輪詢機(jī)制的并行處理架構(gòu)，如圖3 所示，由數(shù)據(jù)分配模塊完成數(shù)據(jù)分發(fā)，所有處理節(jié)點(diǎn)獨(dú)立執(zhí)行相同的信號(hào)處理任務(wù)，該方案滿足系統(tǒng)可重構(gòu)、易升級(jí)、易維護(hù)的應(yīng)用需求。

（2）處理器內(nèi)并行設(shè)計(jì)。

信號(hào)處理平臺(tái)正向著多核趨勢(shì)發(fā)展，因此需考慮充分利用多核資源，有效提高系統(tǒng)運(yùn)行效率。華睿2 號(hào)具備4 個(gè)向量核，核間可采用以下方式處理：

①任務(wù)級(jí)串行，即每個(gè)核綁定一個(gè)不同的處理任務(wù)，每個(gè)任務(wù)完成一個(gè)或多個(gè)信號(hào)處理功能，任務(wù)間以數(shù)據(jù)流為驅(qū)動(dòng)串行執(zhí)行，類似于處理節(jié)點(diǎn)串行方式，該方法受制于處理時(shí)間不均勻增大處理延時(shí)，且不利于系統(tǒng)重構(gòu)、升級(jí)；

②任務(wù)級(jí)并行，每個(gè)核綁定一個(gè)相同的處理任務(wù)，任務(wù)間并行處理不同通道、脈沖數(shù)據(jù)，該方法優(yōu)于①，但在功能升級(jí)方面不夠靈活；

圖6：信號(hào)處理軟件架構(gòu)

③構(gòu)件級(jí)并行，每個(gè)核綁定一個(gè)相同的處理任務(wù)，每個(gè)任務(wù)執(zhí)行多個(gè)信號(hào)處理功能，由主處理任務(wù)針對(duì)當(dāng)前數(shù)據(jù)特點(diǎn)，將數(shù)據(jù)按通道、脈沖或距離段盡可能均勻地進(jìn)行劃分，分配給各任務(wù)執(zhí)行。

本文采用第三種方法完成處理器內(nèi)多核并行處理。創(chuàng)建主處理任務(wù)和并行處理任務(wù)，其中主處理任務(wù)完成數(shù)據(jù)管理等功能，根據(jù)數(shù)據(jù)特點(diǎn)劃分并行處理顆粒度，按需選擇并喚醒相應(yīng)數(shù)量并行處理任務(wù)執(zhí)行功能處理；并行處理任務(wù)為通用處理任務(wù)，綁定在不同的核上獨(dú)立運(yùn)行，通過(guò)解析主任務(wù)輸入的參數(shù)，從基礎(chǔ)構(gòu)件庫(kù)選擇當(dāng)前配置的構(gòu)件完成功能處理，隨后將結(jié)果返回主任務(wù)；主任務(wù)與并行處理任務(wù)間通過(guò)信號(hào)量實(shí)時(shí)通信。核間并行處理流程如圖4 所示。

3.3 中間件

中間件通過(guò)標(biāo)準(zhǔn)軟件接口向集成框架和應(yīng)用構(gòu)件提供服務(wù)，屏蔽硬件底層環(huán)境，實(shí)現(xiàn)軟硬件解耦。采用基于國(guó)際標(biāo)準(zhǔn)VSIPL（Vector Signal Image Processing Library）的計(jì)算中間件[6]，形成了跨平臺(tái)通用的基礎(chǔ)構(gòu)件庫(kù)。

3.4 基礎(chǔ)軟件

表1：實(shí)測(cè)結(jié)果

基礎(chǔ)軟件為應(yīng)用提供軟件運(yùn)行環(huán)境，主要包括實(shí)時(shí)操作系統(tǒng)、驅(qū)動(dòng)/BSP 等。華睿2 號(hào)支持國(guó)外WindRiver 公司的vxWorks，國(guó)內(nèi)中電32 所的ReWorks、翼輝公司的SylixOS 等操作系統(tǒng)，本文基于SylixOS 操作系統(tǒng)[7-8]完成設(shè)計(jì)。

4 基于華睿2號(hào)處理平臺(tái)的信號(hào)處理軟件實(shí)現(xiàn)

4.1 信號(hào)處理系統(tǒng)平臺(tái)搭建

基于華睿2 號(hào)模塊搭建信號(hào)處理系統(tǒng)平臺(tái)，硬件組成如下：

（1）4 塊華睿2 號(hào)處理模塊；

（2）1 塊數(shù)據(jù)分配模塊；

（3）1 套回波產(chǎn)生模擬器；

（4）1 個(gè)調(diào)試插箱。

信號(hào)處理系統(tǒng)組成如圖5 所示。

4.2 信號(hào)處理軟件實(shí)現(xiàn)

雷達(dá)信號(hào)處理主要完成雜波抑制、干擾抑制、目標(biāo)檢測(cè)、目標(biāo)識(shí)別等功能[9]，本文設(shè)計(jì)信號(hào)處理流程包括脈沖壓縮、MTI、求模、CFAR、檢測(cè)提取。處理架構(gòu)如圖6 所示，4 塊華睿處理模塊共16個(gè)DSP 處理器，其中15 個(gè)DSP 用于并行處理，1 一個(gè)DSP 用于數(shù)據(jù)合并。模擬器產(chǎn)生模擬雷達(dá)回波，數(shù)據(jù)輸入數(shù)據(jù)分配模塊，數(shù)據(jù)分配模塊根據(jù)各處理節(jié)點(diǎn)的忙閑狀態(tài)，完成數(shù)據(jù)的輪詢分發(fā)，各并行處理節(jié)點(diǎn)完成功能處理后將數(shù)據(jù)發(fā)送到合并節(jié)點(diǎn)，合并節(jié)點(diǎn)完成視頻、回波發(fā)送。

4.3 實(shí)測(cè)結(jié)果分析

設(shè)定模擬器產(chǎn)生MTI 工作方式模擬回波。處理器內(nèi)架構(gòu)分別采用串行和構(gòu)件并行方式，以4 核處理為例，測(cè)試結(jié)果如表1 所示。

實(shí)測(cè)結(jié)果顯示，多核并行處理總處理延時(shí)為2922us，而核間串行處理方式總延時(shí)達(dá)8886us，多核并行處理延時(shí)較串行處理提高了67%。同時(shí)可以看出，由于脈壓、MTI、求模功能顆粒度劃分較細(xì)，充分利用了4 核資源，檢測(cè)提取功能受功能限制顆粒度較大因而導(dǎo)致存在空核運(yùn)行情況，未能完全發(fā)揮多核并行處理優(yōu)勢(shì)，但對(duì)于實(shí)際的雷達(dá)系統(tǒng)而言，信號(hào)處理功能更為豐富，大顆粒度構(gòu)件占少數(shù)，多核并行處理架構(gòu)具備明顯優(yōu)勢(shì)。

5 結(jié)束語(yǔ)

本文介紹了國(guó)產(chǎn)化華睿2 號(hào)處理平臺(tái)，分析了不同處理架構(gòu)的優(yōu)劣，設(shè)計(jì)了一種雷達(dá)實(shí)時(shí)信號(hào)處理軟件，并搭建系統(tǒng)平臺(tái)進(jìn)行驗(yàn)證。結(jié)果表明，該軟件滿足架構(gòu)與構(gòu)件跨平臺(tái)通用、支持軟硬件靈活重構(gòu)、系統(tǒng)延時(shí)短。目前該軟件已應(yīng)用于某雷達(dá)產(chǎn)品，具備開(kāi)闊的應(yīng)用前景。