高清視頻ＣＭＯＳ電流舵數(shù)／模轉(zhuǎn)換器的設(shè)計(jì)

韓建寧

摘 要:高清晰電視(HDTV)和無線通信網(wǎng)絡(luò)的發(fā)展,對(duì)轉(zhuǎn)換器速度和精度提出了更高的要求?；谛滦蛡鬏旈T(TG)結(jié)構(gòu)組成的電流源單元矩陣和譯碼邏輯電路,提出一種適用于高清晰視頻使用的高速8位CMOS電流舵數(shù)/模轉(zhuǎn)換器(CS-DAC)。應(yīng)用電流源單元矩陣結(jié)構(gòu)和傳輸門結(jié)構(gòu)的譯碼電路,有效減少了毛刺等干擾信號(hào);TG結(jié)構(gòu)設(shè)計(jì)的電路使晶體管數(shù)量和電路的延時(shí)顯著減少;基于0.25 μm CMOS技術(shù)的DAC電路設(shè)計(jì),功耗僅為21 mW,采樣率達(dá)到1.5 GHz。仿真結(jié)果表明,電路的積分線性誤差(INL)范圍為-2~+2 LSB;微分線性誤差(DNL)為-1~+4 LSB。

關(guān)鍵詞:高速;數(shù)/模轉(zhuǎn)換器;電流舵;CMOS

中圖分類號(hào):TN79+2文獻(xiàn)標(biāo)識(shí)碼:B

文章編號(hào):1004-373X(2009)10-027-04

Design of CMOS CS-DAC for HD Video

HAN Jianning

(Institute of Information and Communication Engineering,North University of China,Taiyuan,030051,China)

Abstract:With the development of HDTV and wireless communication network,the requirement is higher for speed and precision of digital-to-analog converter.Based on internal circuits cells consisted of a new type of Transmission Gate (TG) structures and combinational logics decoders,this paper presents a 2 G-Sample 8-bit CMOS Current Steering Digital-to-Analog Converter (CS-DAC) for HD video applications.A current cell matrix configuration and parallel decoding circuit allowlow glitch energy.With TG circuits,the number of transistors and the delay time skew in the outputs of decoder are significantly reduced.The power consumption is only 21 mW and the conversion rate of 2 GHz is obtained in 0.25 μm CMOS design.The simulation shows that Integral Non-Linearity (INL) of -2~+2 LSB and Differential Non-linearity (DNL) of -1~+4 LSB are obtained.

Keywords:high speed;digital-to-analog converter;current-steering;CMOS

0 引 言

在信號(hào)采集處理、數(shù)字通信、自動(dòng)檢測(cè)和多媒體技術(shù)等領(lǐng)域,數(shù)/模轉(zhuǎn)換器往往是不可缺少的部分。近年來,電子通信市場(chǎng)的快速發(fā)展,尤其是高清晰電視 (HDTV)[1]和無線通信網(wǎng)絡(luò)的開發(fā)應(yīng)用,大大增加了對(duì)轉(zhuǎn)換器速度和精度的要求[2]。高清晰電視逐漸在人們的生活中普及,為了使HDTV得到更好的性能,就要有更高速和更高精度的DAC[3],因?yàn)楦咚俑欣跍p少圖像閃爍和眼部疲勞,高精度可使圖像更清晰。同時(shí)還要求設(shè)計(jì)的DAC面積小,功耗低。然而現(xiàn)在人們生活中常用的HDTV用DAC的分辨率一般為8位或者更高,采樣率為500 MHz左右。這里介紹一個(gè)適用于HDTV應(yīng)用的新型8位DAC,采樣率達(dá)到1.5 GHz,功耗為21 mW[4,5]。

在一般的數(shù)/模轉(zhuǎn)換器的設(shè)計(jì)中,譯碼結(jié)構(gòu)通常采用分段結(jié)構(gòu)。在一般的設(shè)計(jì)中,為了減少延時(shí),通常使用鎖存器,同時(shí)配合復(fù)雜電流源結(jié)構(gòu),這種結(jié)構(gòu)通常需要較大的能耗,并且采樣率不是足夠高。 為了得到更高的采樣率和更好的線性度,在此基于TG結(jié)構(gòu)[6],設(shè)計(jì)了單位電流單元矩陣和譯碼器電路,同時(shí)采用簡(jiǎn)單的電流單元電路設(shè)計(jì)。

1 結(jié)構(gòu)選擇

在此,采用電流舵型DAC[7]設(shè)計(jì)。這是因?yàn)殡妷盒?DAC 所需元器件多,開關(guān)層數(shù)也較多,一般用于低速轉(zhuǎn)換器內(nèi);電荷型 DAC 隨精度的升高,面積急劇增大,而且對(duì)寄生電容敏感;電流型 DAC具有高速的優(yōu)勢(shì),但不適用于低壓電路。電流舵型 DAC 是對(duì)電流型 DAC 的改進(jìn),常用于分段電路中。

數(shù)/模轉(zhuǎn)換器的譯碼方式一般分為二進(jìn)制、溫度計(jì)和分段式。溫度計(jì)譯碼方式相對(duì)二進(jìn)制譯碼方式,在減小DNL和INL方面有很大的優(yōu)勢(shì),但是它的缺點(diǎn)是電路結(jié)構(gòu)復(fù)雜。將二進(jìn)制碼和溫度碼結(jié)合起來,就產(chǎn)生了分段結(jié)構(gòu)。在對(duì)匹配要求、高精度的高位采用溫度計(jì)譯碼方式;低位采用二進(jìn)制碼方式,可以減少面積。這種分段結(jié)構(gòu)既有二進(jìn)制碼結(jié)構(gòu)簡(jiǎn)單的長(zhǎng)處,又有溫度碼良好的線性特性。在這個(gè)設(shè)計(jì)中,提出使用電流源矩陣邏輯電路構(gòu)成的高速8位DAC,根據(jù)Lin和Bult做了面積與分段比的關(guān)系圖(見圖1),為了在速度、分辨率、功耗、芯片面積、電路性能等多個(gè)方面得到一個(gè)折衷結(jié)果,分段的高6位采用溫度計(jì)譯碼結(jié)構(gòu)和低2位采用二進(jìn)制譯碼結(jié)構(gòu)。整個(gè)CS-DAC的結(jié)構(gòu)如圖2所示。

圖2是一個(gè)說明8位分段式電流舵基本結(jié)構(gòu)的例子。圖中采用6+2分段結(jié)構(gòu),高6位數(shù)字信號(hào)通過行譯碼器(Rows Decoders)、列譯碼器(Columns Decoders)轉(zhuǎn)換為溫度計(jì)碼,分別控制2⁶-1=63個(gè)單位電流源,構(gòu)成8×8電流源矩陣。多余的一個(gè)電流源作為Dummy器件,63個(gè)單位電流源和低2位二進(jìn)制加權(quán)電流源的電流之和形成了陣列中整體電流源的電流。

2 譯碼邏輯電路

在DAC設(shè)計(jì)中,電流源單元、譯碼器和消除毛刺(噪聲)結(jié)構(gòu)是重要部分, DAC的性能由這些部分決定。為了改進(jìn)在高頻率動(dòng)態(tài)線性,在此提出由傳輸門和晶體管組成組合邏輯譯碼電路。

2.1 傳輸門邏輯

因?yàn)镹MOS 管可以通過邏輯變量0傳輸,PMOS管可以通過邏輯變量1傳輸,用這兩個(gè)MOS平行放置構(gòu)成互補(bǔ)結(jié)構(gòu)。在此,可以得到傳輸門(TG),并且對(duì)于TG,邏輯變量0,1都可以很好的傳輸。大家都知道,譯碼器之間的延遲時(shí)間是毛刺發(fā)生的主要原因,并且與全部使用CMOS邏輯電路比較,用TG設(shè)計(jì)的邏輯電路性能更好,延遲更小。經(jīng)過驗(yàn)證,所有二輸入邏輯門的可由傳輸門和反相器組成。 作為一個(gè)事例,實(shí)現(xiàn)與非門邏輯,全部CMOS技術(shù)要求6只晶體管,但采用TG結(jié)構(gòu)只需要5只晶體管。 在內(nèi)在DAC芯片上,它有兩個(gè)信號(hào),并且有翻轉(zhuǎn)信號(hào),因此沒有反相器的需要,因而二只晶體管被減少。 實(shí)驗(yàn)結(jié)果說明,芯片面積和功耗的大大減少了[8]。

2.2 邏輯譯碼電路

為減小功耗和減少延時(shí),應(yīng)該設(shè)計(jì)最少邏輯水平的行和列譯碼,運(yùn)用TG邏輯電路組成3~8位行、列譯碼器。 如此從高3位得到行譯碼器和從中間3位輸入得到列譯碼器。 運(yùn)用TG的行譯碼器電路如圖3所示。

行譯碼器結(jié)構(gòu)與列譯碼器基本相同,但沒有電源節(jié)點(diǎn)。使用TG邏輯譯碼器的另一巨大好處是可以減少晶體管的數(shù)量。 在靜態(tài)邏輯,

參考文獻(xiàn)[9]的譯碼器由84只晶體管組成,但用TG結(jié)構(gòu)組成的行和列譯碼器有30只晶體管,并且總數(shù)是60。這意味著芯片面積可能也被減少。較少的晶體管級(jí)數(shù)也幫助減少延時(shí)。另一方面,使用TG結(jié)構(gòu)的邏輯門最大級(jí)數(shù)可減少到2級(jí);不使用傳輸門結(jié)構(gòu)的全CMOS結(jié)構(gòu)的最高門級(jí)數(shù)是3,以上充分說明使用TG結(jié)構(gòu)更有利減少延時(shí)和改進(jìn)工作頻率。表1給出相關(guān)的參量對(duì)比。

2.3 工作原理

用行列譯碼器進(jìn)行譯碼,單位電流源是導(dǎo)通還是截止,共有三種情況。第一種是所在行和下一行都是“1”,在這種情況下,無論列控制信號(hào)是否為“1”,該電流源均被選中。也就是說,對(duì)應(yīng)的電流源開關(guān)狀態(tài)為接通狀態(tài)。第二種情況是所在的行控制信號(hào)為“1”,但是下一行的控制信號(hào)為“0”,這時(shí),電流源是否被選中,要根據(jù)列控制信號(hào)來決定。如果列控制信號(hào)為“1”,則該電流源被選中;如果列控制信號(hào)為“0”,則該電流源不被選中,處于截止?fàn)顟B(tài)。第三種情況是所在行和下一行的控制信號(hào)均為“0”,那么不管其所在列的控制信號(hào)為多少,此電流源不會(huì)被選中,處于截止?fàn)顟B(tài)[10]。

TG構(gòu)成的開關(guān)電路如圖4所示。

3 電流源電路及減少毛刺電路

電流源電路是DAC的重要部分,同時(shí)為了減小毛刺[7]反應(yīng),下面將介紹減少毛刺的電路。

3.1 電流單元

一般常用的設(shè)計(jì)均采用減少電路噪聲和降低電流源的復(fù)雜結(jié)構(gòu)。例如,差分電路、偏置電路、參考電流等需要很多數(shù)量的晶體管。在這個(gè)設(shè)計(jì)中,使用一個(gè)簡(jiǎn)單的電流單元結(jié)構(gòu),并且電流源采用由二只晶體管組成的電流源單元。與其他芯片相比,電路的面積可以大大減小,如圖5所示。

根據(jù)圖6所示梯度誤差與對(duì)稱誤差的對(duì)比,在單位電流源矩陣中采用層次式對(duì)稱開關(guān)序列的布局,很好地減少了誤差。

3.2 減少毛刺的電路

在基本的電流源單元,輸出信號(hào)將是比較穩(wěn)定的。在這個(gè)設(shè)計(jì)中電流源由開關(guān)電路輸出信號(hào)控制,但輸出信號(hào)不是足夠的準(zhǔn)確。因此,為了補(bǔ)償這個(gè)缺點(diǎn),同時(shí)改進(jìn)電路的SNR, 需要使用減少毛刺電路,如圖7所示。

4 仿真結(jié)果

通過HSpcie仿真可以看出這個(gè)設(shè)計(jì)具有良好的性能。使用0.25 μA的CMOS技術(shù),并且從仿真結(jié)果看,電流源矩陣中每個(gè)MSB電流大約是158 μA,LSB1大約是79 μA,LSB2大約是39.3 μA。電流仿真如圖8所示。從圖9可以明顯看出,DAC整體輸出穩(wěn)定,毛刺很小,符合DAC設(shè)計(jì)的要求,采樣率達(dá)到1.5 GHz。

5 實(shí)驗(yàn)結(jié)果

該文設(shè)計(jì)的DAC基于0.25 μm CMOS技術(shù),8位高速DAC適用于高清晰視頻使用,并且使用TG晶體管和電路級(jí)數(shù)的數(shù)量可以明顯減少,同時(shí)使用TG結(jié)構(gòu)也可使電路延遲時(shí)間有效地減少,且毛刺也被大大減少。結(jié)果顯示:這個(gè)設(shè)計(jì)可以達(dá)到1.5 GHz采樣率和21 mW低功耗。

具體參數(shù)指標(biāo)如表2所示。

6 結(jié) 語(yǔ)

本文提出基于新型傳輸門(TG)結(jié)構(gòu)組成的電流源單元矩陣、譯碼邏輯電路和一種適用于高清晰視頻使用的高速8位CMOS電流舵數(shù)/模轉(zhuǎn)換器(CS-DAC)。應(yīng)用電流源單元矩陣結(jié)構(gòu)和傳輸門結(jié)構(gòu)的譯碼電路能有效減少毛刺等干擾信號(hào);采用TG結(jié)構(gòu)設(shè)計(jì)的電路,可使晶體管數(shù)量和電路的延時(shí)顯著減少;基于0.25 μmCMOS技術(shù)的DAC電路設(shè)計(jì),功耗僅為21 mW,采樣率達(dá)到1.5 GHz。仿真結(jié)果表明,電路的積分線性誤差(INL)范圍為-2~+2 LSB,微分線性誤差(DNL)為-1~+4 LSB。

參考文獻(xiàn)

[1]黃姣英,何怡剛,沈芳.新型的視頻自適應(yīng)均衡芯片設(shè)計(jì)[J].半導(dǎo)體學(xué)報(bào),2006,27(8):1 503-1 507.

[2]王橋,羅嶸,楊華中.一種應(yīng)用于SoC的高速數(shù)/模轉(zhuǎn)換器的設(shè)計(jì)[J].微計(jì)算機(jī)信息,2008(20):165-166.

[3]劉衛(wèi)平.8位高速DAC電路研究與設(shè)計(jì)[D].西安:西安電子科技大學(xué),2003.

[4]Lin C H,Bult K.A 10 bit,500 MS/s CMOS DAC in 0.6 mm[J].IEEE of Solid-State Circuits,1998,33(12):1 948-1 958.

[5]Fournier J M,Senn P.A 130 MHz 8 bit CMOS Video DAC for HDTV Application[J].IEEE of Solid-State Circuit, Fournier Jean Michel,1991,26(7):1 073-1 077.

[6]艾倫.CMOS模擬集成電路設(shè)計(jì)[M].馮軍,譯.北京:電子工業(yè)出版社,2005.

[7]劉衛(wèi)平,王向展,寧寧,等.電流舵型D/A轉(zhuǎn)換器毛刺理論及改進(jìn)設(shè)計(jì)[J].微電子學(xué),2006,36(2):141-144.

[8]Yongsang Yoo,Minkyu Song.Design of a 1.8V 10 bit300 MS/s CMOS Digital-to-Analog Converter with a Novel Deglitching Circuit and Inverse Thermometer Decoder[A].Asia-Pacific Conference on Circuits and Systems.2002,2:311-314.

[9]黃興發(fā),趙建明,鄒錚賢.一種10 b電流型DAC電流源晶體管的抗失配設(shè)計(jì)[J].現(xiàn)代電子技術(shù),2006,29(8):110-112.

[10]Bosch A V,Borremans A F,Michel S J,et al.A 10 bit 1 GS/s Nyquist Current-steering CMOS DA Conerter[J].IEEE of Solid-State Circuit,2001,36(3):265-268.

[11]胡智宏,江泳.高性能A/D轉(zhuǎn)換器的應(yīng)用研究.現(xiàn)代電子技術(shù),2008,31(16):25-28.

[12]江金光,何怡剛,吳杰.12位80 MHz采樣率具有梯度誤差補(bǔ)償?shù)腃MOS電流舵D/A轉(zhuǎn)換器實(shí)現(xiàn).半導(dǎo)體學(xué)報(bào),2003(12):18-21.