大面積硅微條探測器在軌數(shù)據(jù)壓縮算法的設(shè)計與實現(xiàn)?

張永強(qiáng) 郭建華 韋家駒 張巖

(1 中國科學(xué)院紫金山天文臺南京210033)

(2 中國科學(xué)院暗物質(zhì)與空間天文重點實驗室南京210033)

(3 中國科學(xué)院大學(xué)北京100049)

1 引言

暗物質(zhì)問題是當(dāng)今物理界的熱點.空間間接探測實驗方面, 目前在國際上具有較大影響力的在軌高能粒子探測器中, Fermi衛(wèi)星主要測量100–300 GeV的伽馬射線, 接收度高達(dá)～1 m2·sr, 在幾百GeV能段分辨率卻僅為～10%[1]; AMS-02 (Alpha Magnetic Spectrometer 02)能量分辨率可達(dá)2%, 但接收度非常小(～0.055 m2·sr)[2]; 中國的暗物質(zhì)粒子探測衛(wèi)星“悟空”號(DAMPE)的能量分辨率在100 GeV以上能段優(yōu)于1.5%, 但伽馬射線的接收度(～0.3 m2·sr)同F(xiàn)ermi相比依然有不小的差距[3]; 當(dāng)下尚無PeV能段的宇宙線直接探測的科學(xué)裝置.總的來說, 受儀器探測能力(能量分辨、粒子鑒別能力、接受度等)的限制, 上述空間實驗雖然看到了一些暗物質(zhì)粒子存在的跡象, 如銀心的GeV超出[4]、宇宙射線中直到～1 TeV的正電子和反質(zhì)子超出[5–8]、電子能譜在～0.9 TeV處的拐折等[9], 但這些疑似信號仍需要進(jìn)一步觀測才能確定或排除.因此, 基于對“悟空”號建造及運(yùn)行的經(jīng)驗, 中國科學(xué)院紫金山天文臺的團(tuán)隊在提交的《光電空間領(lǐng)域天文子領(lǐng)域(暗物質(zhì))中長期發(fā)展規(guī)劃研究報告》中提出了新的空間探測計劃“悟空”2號.

“悟空”2號的科學(xué)目標(biāo)為暗物質(zhì)粒子探測和高能時域天文, 它將在繼承DAMPE優(yōu)異的能量分辨率和粒子鑒別本領(lǐng)的基礎(chǔ)上, 顯著強(qiáng)化伽馬射線的探測能力, 以期在伽馬射線譜等暗物質(zhì)特征譜型的探測方面取得突破性進(jìn)展, 并在GeV–TeV伽馬射線天文研究方面取得重要成果.“悟空”2號計劃中的工作能段為0.2–20 TeV (電子/伽馬), 接收度將高達(dá)3 m2·sr (@50 GeV伽馬), 這就需要超大面積硅微條作為徑跡探測器.初步估計,微條通道數(shù)至少10倍于DAMPE, 觸發(fā)率將達(dá)數(shù)千赫茲.

如圖1所示, 硅微條探測器的本質(zhì)就是在硅片上集成大量微米量級寬的條形PN結(jié)陣列.當(dāng)帶電粒子穿過探測器時, 附近的微條便會產(chǎn)生感應(yīng)信號.通過微條上的信號可以得到入射粒子徑跡的一維位置信息, 位置分辨率由微條的間距等因素決定, 微條上的總信號幅度可以反映入射粒子的電荷數(shù).受硅晶圓生產(chǎn)尺寸的限制, 單片硅探測單元的探測面積有限, 將多片探測單元沿著微條方向首尾拼接構(gòu)成一個ladder[10],多個ladder并排布置, 便可構(gòu)成大面積硅微條探測器.“悟空”2號使用的微條間距將在100μm左右, 硅微條探測器的讀出通道數(shù)50萬左右, 使用具有多通道微條信號讀出功能的ASIC (Application Specific Integrated Circuit)芯片, 單芯片實現(xiàn)數(shù)十路甚至上百路微條信號讀出, 以提高系統(tǒng)集成度, 降低功耗.

圖1 硅微條探測器結(jié)構(gòu)與工作原理Fig.1 The structure of silicon strip detector, and its work principle

“悟空”2號中, 硅微條探測器如果每個事例均采集原始信號, 則數(shù)據(jù)量十分龐大.但實際上, 入射粒子穿過硅微條探測器時, 僅有少量微條通道著火(即被擊中), 其余通道皆處于基線無信號狀態(tài)[11].因此, 可以剔除大量未擊中通道, 僅將著火通道數(shù)據(jù)存儲或下傳, 以大大緩解星上臨時存儲和數(shù)據(jù)下傳的壓力.硅微條探測器上尋找著火通道、剔除空閑通道的過程又被稱為微條數(shù)據(jù)壓縮或過“零”壓縮.

“悟空”2號觸發(fā)率達(dá)數(shù)千赫茲, 如何在軌實現(xiàn)快速有效的微條數(shù)據(jù)壓縮極為關(guān)鍵.為此, 本文針對“悟空”2號的需求, 提出了一種實現(xiàn)硅微條探測器高速數(shù)據(jù)壓縮的新思路, 并完成了算法設(shè)計, 在實驗室已有探測器基礎(chǔ)上, 搭建了驗證平臺, 給出了算法驗證結(jié)果.

2 實時壓縮算法的設(shè)計與實現(xiàn)

2.1 已有數(shù)據(jù)壓縮解決方案比較與分析

在硅微條探測器的空間應(yīng)用中, 數(shù)據(jù)壓縮算法的速率直接影響到數(shù)據(jù)獲取系統(tǒng)的采集速率和資源消耗, 進(jìn)而影響整個探測器的探測效率和成本.國內(nèi)外主要空間高能粒子探測任務(wù)中, 硅微條探測器信號獲取和數(shù)據(jù)壓縮的典型設(shè)計方案如表1所示.

表1 硅微條探測器信號獲取與壓縮的典型設(shè)計方案Table 1 Typical methods of data acquisition and compression for the silicon strip detectors

Fermi的設(shè)計者定制了2款A(yù)SIC, 完成了星上硅微條探測器從多路信號讀出、信號幅度比較、數(shù)據(jù)壓縮等一整套的數(shù)據(jù)采集與壓縮過程[12].探測器的每個數(shù)據(jù)獲取單元負(fù)責(zé)處理1792路通道, 僅記錄各通道是否著火, 使用二進(jìn)制“0”和“1”表示.整體實現(xiàn)了10 kHz事例率下的數(shù)據(jù)采集, 單個硬件壓縮算法模塊的壓縮運(yùn)算速率約為18 M通道/s.

AMS-02和DAMPE均選用IDEAS公司設(shè)計的面向硅微條探測器讀出的VA系列電荷測量芯片[13–15], 實現(xiàn)多路探測器通道信號的讀出.AMS-02使用DSP (Digital Signal Processing)芯片完成數(shù)據(jù)壓縮, 每顆DSP負(fù)責(zé)832路通道數(shù)據(jù), 最高采集速率達(dá)3 kHz, 單個壓縮算法模塊的壓縮運(yùn)算速率約為2.5 M通道/s.DAMPE的數(shù)據(jù)壓縮處理由FPGA完成, 每顆FPGA負(fù)責(zé)4608路數(shù)據(jù)壓縮, 最高采集速率為330 Hz, 單個壓縮算法模塊的壓縮速率約為1.4 M通道/s.AMS-02和DAMPE上硅微條探測器同時記錄了探測器著火通道的位置和信號幅度, 以獲得更加精確的高能粒子徑跡.另一方面, 著火通道的信號幅度,可以反映入射粒子的電荷量, 輔助粒子鑒別.

對比3者, Fermi的壓縮速率最高, 卻丟棄了信號幅度信息; AMS-02利用FPGA搭配DSP完成探測器數(shù)據(jù)的收集和壓縮, 同時保留了位置和信號幅度信息, 但由于其單顆DSP僅能負(fù)責(zé)832路數(shù)據(jù)壓縮, 集成度偏低, 壓縮速率也偏低; DAMPE的數(shù)據(jù)獲取和壓縮處理均在FPGA上完成, 集成度比AMS-02高, 但壓縮速率以及能支持的事例率卻均是3者最低.“悟空”2號擬借鑒DAMPE或AMS-02, 同時保留硅微條上的位置和幅度信息, 探測器信號獲取方案主要沿用DAMPE: 使用VA140實現(xiàn)多通道微條信號讀出; 讀出信號的進(jìn)一步調(diào)理、數(shù)字化及數(shù)據(jù)收集分別由運(yùn)放電路、ADC (Analog-to-Digital Converter)和FPGA完成.由于FPGA在數(shù)據(jù)處理上具備天然的并行性優(yōu)勢, “悟空”2號依然選擇在FPGA上完成數(shù)據(jù)壓縮處理, 通過對算法架構(gòu)進(jìn)行并行化設(shè)計, 實現(xiàn)高速壓縮, 數(shù)據(jù)獲取與壓縮處理流程如圖2所示.

圖2 “悟空”2號硅微條探測器數(shù)據(jù)獲取與壓縮處理流程Fig.2 Process of data acquisition and compression for the silicon strip detector of DAMPE-02

2.2 硅微條探測器壓縮算法流程

硅微條探測器通常包括多個ladder, 數(shù)據(jù)壓縮以ladder為單位進(jìn)行批量處理, 算法流程可以分解為如下兩個步驟[16?17]:

(1)預(yù)處理

硅微條讀出和數(shù)字化獲得的原始數(shù)據(jù)由通道基線、共模噪聲和微條實際信號3部分疊加構(gòu)成, 在判別著火通道前, 必須先行扣除, 即預(yù)處理.預(yù)處理主要包括基線扣除、共模計算和共模扣除3個步驟:

(a)基線扣除

基線主要由讀出ASIC芯片的特性和ADC之前的調(diào)理電路共同決定, 通道間的電子學(xué)存在個體性差異, 基線水平并不一致, 必須逐一扣除, 以顯現(xiàn)出信號的真實幅度;

(b)共模計算

共模噪聲(Common Mode noise, CM), 即數(shù)據(jù)采集時由各種環(huán)境因素引起多個通道信號電平的整體偏移, 主要來自多路讀出ASIC芯片, 伴隨著每一次的數(shù)據(jù)采集, 具有實時性.將該次采集中的未著火通道扣除基線后求取平均, 即可獲得該次的共模噪聲;

(c)共?？鄢?/p>

將步驟a中已扣除基線的通道數(shù)據(jù)再減去由步驟b獲得的該通道共模噪聲, 即可獲得微條實際信號.

(2)尋找信號簇(cluster)

帶電粒子穿過探測器時, 通常會引起1至數(shù)個相鄰微條通道著火, 這些著火通道信號的加和同入射粒子的沉積能量相對應(yīng).這些相鄰的著火通道被稱為cluster, 尋找著火通道又常稱為尋找cluster.扣除基線和共模噪聲后, 可通過設(shè)置適當(dāng)?shù)男盘栭撝蹬卸ㄍǖ朗欠裰? 判別過程如圖3所示.

為尋找cluster, 通常設(shè)置兩種閾值: 著火閾值和種子閾值, 種子閾值大于著火閾值.依次遍歷一個ladder上的通道, 判斷該通道是否大于種子閾值.當(dāng)該通道大于種子閾值時, 判斷其前后相鄰?fù)ǖ朗欠翊笥谥痖撝?著火通道同種子通道一起構(gòu)成一個cluster,表征入射粒子在該ladder的位置及能量沉積.

圖3 cluster判別Fig.3 Cluster discrimination

2.3 流水線結(jié)構(gòu)的算法設(shè)計

傳統(tǒng)處理器核心通常只包含一個運(yùn)算單元和一個控制單元, 單個時鐘周期只能執(zhí)行一次操作, 在批量數(shù)據(jù)高速實時處理方面難有大的作為.FPGA實現(xiàn)功能主要靠的是內(nèi)部硬件資源的堆疊, 生成的運(yùn)算模塊是獨(dú)立的硬件.結(jié)合算法運(yùn)算特點, 在FPGA中構(gòu)建流水線結(jié)構(gòu), 使盡可能多的運(yùn)算模塊同時運(yùn)行起來, 往往可以在處理速度上實現(xiàn)大的突破.

依據(jù)2.2節(jié)壓縮算法流程, 將整個算法的實現(xiàn)分為預(yù)處理和尋找cluster兩部分.預(yù)處理部分負(fù)責(zé)扣除原始數(shù)據(jù)的基線和共模噪聲, 依次包含減基線、共模計算和減共模3個運(yùn)算模塊.尋找cluster部分負(fù)責(zé)通過閾值比較判斷微條通道是否著火, 保留著火通道數(shù)據(jù).

分析算法各運(yùn)算模塊特點可知, 除共模計算外, 其余模塊皆為逐通道遍歷運(yùn)算,且皆可單步驟完成, 十分方便連續(xù)批量處理.唯獨(dú)共模計算必須要完成一個ASIC里相關(guān)讀出通道數(shù)據(jù)累加后, 再做除法運(yùn)算才能完成, 打斷了運(yùn)算的連續(xù)性.為解決共模計算帶來的停頓, 引入兩個存儲模塊構(gòu)成乒乓結(jié)構(gòu)作為中間緩存, 將整個算法分為兩拍執(zhí)行: 第1拍, 讀取原始數(shù)據(jù), 完成減基線、共模計算, 并將扣除基線后的數(shù)據(jù)存入中間緩存Buffer A (或Buffer B); 第2拍, 讀取第1拍扣除基線后的數(shù)據(jù)緩存Buffer A(或Buffer B), 進(jìn)行減共模運(yùn)算、尋找cluster, 同時減基線模塊和共模計算模塊展開對另一個ladder原始數(shù)據(jù)的處理, 并將扣除基線后的數(shù)據(jù)存入緩存Buffer B (或Buffer A).兩拍耗時相同, 均為ladder通道數(shù)×FPGA時鐘周期, 算法結(jié)構(gòu)如圖4所示.

圖4 數(shù)據(jù)壓縮算法結(jié)構(gòu)Fig.4 Structure of the data compression algorithm

圖4中的每個功能模塊在FPGA中均有具體的硬件對應(yīng), 它們相互同步、獨(dú)立運(yùn)行.原始數(shù)據(jù)按照通道先后順序, 以FPGA時鐘為節(jié)奏構(gòu)成數(shù)據(jù)流, 源源不斷進(jìn)入各運(yùn)算模塊, 中間不作停頓, 算法處理時間由數(shù)據(jù)流長度和時鐘頻率共同決定, 運(yùn)行過程如圖5所示.

圖5 數(shù)據(jù)壓縮算法運(yùn)行過程Fig.5 Operation of the data compression algorithm

使用乒乓雙緩存將算法執(zhí)行分為兩拍的好處在于: 所有運(yùn)算模塊始終處于忙碌狀態(tài), 將算法占用的FPGA資源利用到了極致, 大大縮短了算法整體運(yùn)行時間.當(dāng)此種結(jié)構(gòu)算法為多個ladder做批量壓縮處理時, 理想情況下, 一個ladder的平均處理時間t可以表示為

其中,Nchannel為單個ladder包含的微條通道數(shù),T為FPGA時鐘周期,Nladder為連續(xù)參與壓縮運(yùn)算的ladder個數(shù).

由上述表達(dá)式可知, 連續(xù)參與運(yùn)算的ladder越多, 平均壓縮速率越快,Nladder趨于無窮時, 單個ladder壓縮所耗時間無限接近Nchannel×T, 折合每個通道的數(shù)據(jù)壓縮僅需要一個FPGA時鐘周期, 壓縮速率約等于FPGA時鐘頻率(單位: 通道/s).即便僅對單個ladder做壓縮處理, 所耗時間為2×Nchannel×T, 壓縮速率也可高達(dá)FPGA時鐘頻率的一半.

2.4 算法實現(xiàn)

2.4.1 預(yù)處理

預(yù)處理部分算法結(jié)構(gòu)如圖6所示, 各模塊具體實現(xiàn)過程如下:

(1)減基線模塊

數(shù)據(jù)流首先進(jìn)入減基線模塊, 該模塊由一個減法器和兩個RAM (Random Access Memory)讀取控制模塊構(gòu)成, 將原始數(shù)據(jù)流和基線數(shù)據(jù)按照相同的通道順序依次導(dǎo)入該減法器, 即可實現(xiàn)基線扣除操作.扣除基線之后的數(shù)據(jù)流同時進(jìn)入緩存和共模計算模塊;

(2)共模計算模塊

如2.2節(jié)所述, 將同一個ASIC中未著火通道依次扣除基線, 求取平均, 即可獲得該ASIC芯片在此次數(shù)據(jù)采集中的共模噪聲.實際操作過程中, 在扣除共模前, 無法預(yù)先對每個通道是否著火給出確切判別.對于信號幅度較小的著火通道, 即便直接參與共模計算, 經(jīng)過共模計算中除法平均以后, 后續(xù)影響也可以忽略不計; 而對于幅度較大的著火通道信號, 特別是自身電荷數(shù)較多的粒子產(chǎn)生的大信號, 容易對計算結(jié)果造成干擾, 且容易辨別, 需要加以剔除.因此, 在共模計算時, 首先依據(jù)共模的分布設(shè)置一個合適的共模閾值, 以排除較大信號帶來的影響.本文將在3.1節(jié)通過具體分析, 給出針對地面MIP(Minimum Ionizing Particle)事例的共模閾值選取方法.

圖6 FPGA上算法預(yù)處理結(jié)構(gòu)框圖Fig.6 Structure of the data pre-processing in FPGA

基于上述分析, 將共模計算模塊設(shè)計為3個子模塊: 共模閾值比較子模塊、通道數(shù)據(jù)累加子模塊和除法器子模塊.扣除基線的數(shù)據(jù)首先進(jìn)入共模閾值比較子模塊, 該模塊利用比較器判別各通道數(shù)據(jù)是否大于設(shè)置的共模閾值, 若結(jié)果為“真”, 則該通道數(shù)據(jù)不參與后續(xù)共模運(yùn)算環(huán)節(jié); 若結(jié)果為“假”, 該通道數(shù)據(jù)將繼續(xù)進(jìn)入通道數(shù)據(jù)累加子模塊.

通道數(shù)據(jù)累加子模塊由一個循環(huán)累加器構(gòu)成, 接收來自共模閾值子模塊篩選后的通道數(shù)據(jù), 做累加運(yùn)算.每完成一個讀出ASIC中相應(yīng)通道數(shù)據(jù)的累加, 該模塊便立刻將累加結(jié)果以及參與累加運(yùn)算的通道數(shù)發(fā)送給除法器子模塊, 分別作為被除數(shù)和除數(shù); 同時將累加和以及累加通道計數(shù)清零, 繼續(xù)開始新一輪累加運(yùn)算.

除法器子模塊主要由一個除法器構(gòu)成, 接收來自通道數(shù)據(jù)累加子模塊的除數(shù)與被除數(shù), 進(jìn)行除法運(yùn)算, 運(yùn)算結(jié)果送入后面的減共模模塊.在FPGA中, 單時鐘實現(xiàn)除法運(yùn)算,需要耗費(fèi)巨大的邏輯資源, 在空間應(yīng)用中極不可取.因此, 本文采用了移位相減的方式實現(xiàn)除法, 每個時鐘周期完成一個bit的處理, 一次取整除法運(yùn)算, 所耗時鐘周期數(shù)為除數(shù)與被除數(shù)的bit數(shù)之和.為了簡化計算, 可將除法器中設(shè)定除數(shù)與被除數(shù)為固定位寬, 因此所需時間也是固定的.就本算法而言, 共模求取中的一次除法運(yùn)算通常不會超過30個時鐘周期.

(3)減共模模塊

當(dāng)一個ladder的所有通道完成減基線并存入中間緩存后, 按照通道順序讀取該緩存,再次形成數(shù)據(jù)流進(jìn)入減共模模塊.該模塊僅包含一個減法器, 將進(jìn)入該模塊的通道數(shù)據(jù)依次減去共模計算模塊獲得共模值, 所得差值繼續(xù)進(jìn)入下一個運(yùn)算環(huán)節(jié).

2.4.2 尋找cluster

根據(jù)cluster判別原理, 結(jié)合FPGA并行性, 將尋找cluster部分設(shè)計為3個子模塊構(gòu)成:著火通道判別子模塊、種子通道判別子模塊和仲裁子模塊, 具體結(jié)構(gòu)如圖7所示.

預(yù)處理以后, 數(shù)據(jù)流同時進(jìn)入著火通道判別子模塊、種子通道判別子模塊和仲裁子模塊.著火通道判別子模塊主要負(fù)責(zé)讀取著火閾值RAM獲得相應(yīng)通道的著火閾值, 通過比較器判斷數(shù)據(jù)流中各通道數(shù)據(jù)是否著火.同著火通道判別子模塊類似, 種子通道判別子模塊通過比較器最終給出最近一次過閾的通道號記為IDseed.當(dāng)著火通道判別子模塊的著火信號由“假”變?yōu)椤罢妗睍r, 仲裁子模塊將發(fā)起一次cluster判別, 過程如下:

圖7 FPGA上尋找cluster結(jié)構(gòu)框圖Fig.7 Structure of the cluster finding in FPGA

(1)將相應(yīng)通道數(shù)據(jù)寫入存儲器, 存儲器地址控制寄存器加1, 直至著火信號為“假”,此時保存在存儲器里的通道數(shù)據(jù)為疑似cluster數(shù)據(jù), 并記錄著火開始時對應(yīng)的通道號為IDstart, 記錄著火停止時對應(yīng)的通道號為IDstop;

(2)在著火信號由“真”變?yōu)椤凹佟钡耐瑫r, 仲裁子模塊查詢種子通道判別子模塊的結(jié)果, 當(dāng)IDseed∈[IDstart, IDstop]時, 該次寫入存儲器的cluster數(shù)據(jù)為有效cluster數(shù)據(jù); 否則, 該次寫入存儲器的cluster數(shù)據(jù)為無效cluster數(shù)據(jù), 仲裁子模塊將緩存地址寄存器恢復(fù)至該次寫入操作之前的值.

此種尋找cluster的實現(xiàn)形式, 一次通道數(shù)據(jù)遍歷, 即可完成該ladder上的cluster尋找, 所耗時間僅為ladder通道數(shù)×FPGA時鐘周期.

3 實時壓縮算法的驗證

3.1 算法驗證環(huán)境

基于在DAMPE任務(wù)中對硅微條探測器研制的經(jīng)驗和技術(shù)積累, 本實驗室展開了對硅微條探測器關(guān)鍵技術(shù)的研究, 設(shè)計組裝了基于VA140前端讀出的硅微條探測器樣機(jī)[10], 如圖8所示.

樣機(jī)使用了同DAMPE上參數(shù)相同的單面硅微條探測單元, 微條間距121μm, 包含一個ladder共384個讀出通道, 測得探測器基線水平、共模分布、讀出電子學(xué)線性等基本電氣特性如圖9所示.其中, 圖9 (d)為微條讀出電子學(xué)線性度標(biāo)定結(jié)果, 對其進(jìn)行線性擬合如圖中黑色實線所示.線性擬合參數(shù)中,χ2表示擬合方差, ndf表示擬合的自由度個數(shù),p0代表線性擬合的截距, p1代表線性擬合的斜率.

圖8 實驗室硅微條探測器樣機(jī)設(shè)計Fig.8 Prototype design of the silicon strip detector in the lab

圖9 探測器基本電氣特性Fig.9 Electronics characteristics of the silicon strip detector

使用該探測器測得實驗室環(huán)境下宇宙線最小電離粒子(MIP)能譜如圖10所示.

實時壓縮算法的驗證工作基于上述探測器展開.為驗證壓縮算法的性能, 實驗室設(shè)計了一套簡易的算法驗證平臺, 如圖11所示.該平臺通過USB接口將上述探測器樣機(jī)獲取的宇宙線事例數(shù)據(jù)由PC快速發(fā)送給FPGA中的原始數(shù)據(jù)緩存, 控制原始數(shù)據(jù)緩存以事例為單位將探測器原始數(shù)據(jù)(共384通道)批次導(dǎo)入數(shù)據(jù)壓縮算法模塊, 算法模塊處理的中間結(jié)果或最終結(jié)果存入壓縮結(jié)果緩存, 最終通過USB接口發(fā)送給PC, 同離線分析結(jié)果作比對, 以達(dá)到算法調(diào)試和驗證的目的.

圖10 MIP能譜Fig.10 MIPs spectrum

圖11 實時壓縮算法簡易驗證平臺Fig.11 Verification platform for the real-time data compression algorithm

圖10所示MIP峰位ADC約為50, 依據(jù)圖9 (c)所示共模分布可知, 絕大多數(shù)情況下,共模噪聲絕對值在20以內(nèi).因此, 針對MIP事例, 算法的共模運(yùn)算中選擇共模閾值為20以減少較大著火信號對共模計算的偏差.對于幅度較小的著火通道信號, 參與共模求平均后, 計算結(jié)果的偏差將在1個ADC bin以內(nèi), 基本可以忽略不計.

如上文的第2.2節(jié)和圖3所示, 入射粒子通常會導(dǎo)致1至多個微條通道產(chǎn)生感應(yīng)信號,距離入射粒子擊中位置最近的微條信號最大, 距離較遠(yuǎn)的微條信號較小.又由圖9 (b)和圖10可知, 硅微條通道基線符合高斯分布, 標(biāo)準(zhǔn)差在2左右(大于3通道的被認(rèn)定為壞道,不作處理), 遠(yuǎn)低于MIP信號峰位.為了盡可能排除探測器通道基線噪聲的影響, 減少誤判, 且不影響MIP信號的獲取, cluster識別條件設(shè)定如下: 首先設(shè)置種子閾值為5倍的該通道基線標(biāo)準(zhǔn)差(該通道基線ADC值超過該值的概率低于0.0001%), 信號過閾則認(rèn)定為MIP事例; 由于帶電粒子穿過探測器時可能會引起數(shù)個相鄰微條通道著火, 這些著火通道信號的加和同入射粒子的沉積能量相對應(yīng), 試驗中為了較為準(zhǔn)確地獲得MIP事例能量沉積, 設(shè)置著火閾值為3倍的該通道基線標(biāo)準(zhǔn)差(該通道基線ADC值超過該值的概率低于0.26%), 種子通道周圍如果恰好有通道信號大于此閾值, 則認(rèn)為該過閾通道信號同樣來自于MIP事例粒子, 該通道信號應(yīng)該予以保留.

3.2 驗證結(jié)果

PC離線數(shù)據(jù)處理和FPGA在線處理得到的MIP能譜如圖12所示.可以發(fā)現(xiàn), 2者基本重合, 表明FPGA上的壓縮算法結(jié)果正確, 誤差在合理范圍.分析認(rèn)為, 由于FPGA上的實時壓縮處理涉及到的運(yùn)算均采用整型處理以節(jié)省邏輯資源, 運(yùn)算精度略差于PC離線處理采用的浮點運(yùn)算, 致使2者結(jié)果出現(xiàn)細(xì)微的偏差.將PC離線壓縮處理中的運(yùn)算改用整型, 再次同F(xiàn)PGA壓縮結(jié)果比對發(fā)現(xiàn), 2者完全一致.

圖12 PC離線數(shù)據(jù)處理與FPGA在線處理得到的MIP能譜對比Fig.12 MIPs spectrum comparison between the PC off-line procession and FPGA on-line procession

最終得到的數(shù)據(jù)壓縮率如表2所示.

表2 壓縮率統(tǒng)計Table 2 Compression rate

設(shè)置算法驗證平臺中FPGA原始數(shù)據(jù)緩存模塊向壓縮算法模塊批量導(dǎo)入數(shù)據(jù)的時間間隔, 在不同的間隔下, 通過Altera公司的綜合性CPLD/FPGA開發(fā)軟件Quartus II可以觀測到算法運(yùn)行過程中的實際數(shù)字信號波形, 如圖13所示.

如圖13所示,實際測得,批量處理ladder數(shù)據(jù)時,該壓縮算法僅用400個時鐘周期即可完成384通道數(shù)據(jù)壓縮運(yùn)算.算法驗證平臺中的FPGA時鐘頻率為40 MHz, 批量ladder數(shù)據(jù)處理時, 對應(yīng)算法壓縮速率最高可達(dá)38.4 M通道/s, 遠(yuǎn)超目前所有硅微條探測器在空間應(yīng)用項目中所能達(dá)到的在軌數(shù)據(jù)壓縮的處理速度.

圖13 FPGA上算法運(yùn)行過程波形圖Fig.13 Signal waveform during the algorithm operation in FPGA

4 總結(jié)

硅微條探測器應(yīng)用于空間探測在我國尚處起步階段, 亟需在探測器關(guān)鍵技術(shù)上獨(dú)立自主探索.本文為硅微條探測器量身定制了一種基于FPGA流水線結(jié)構(gòu)的在軌數(shù)據(jù)壓縮算法, 通過極致的并行化處理, 尋求壓縮速率的飛躍式突破.實驗室環(huán)境下對MIP事例進(jìn)行批量處理時可實現(xiàn)高達(dá)38.4 M通道/s的數(shù)據(jù)壓縮, 壓縮速率遠(yuǎn)超目前所有相關(guān)空間探測項目.該算法設(shè)計既可以滿足我國計劃中的“悟空”2號暗物質(zhì)粒子探測衛(wèi)星對大面積硅微條探測器的應(yīng)用需求, 也為我國其他大型空間觀測項目上硅微條探測器的運(yùn)用提供了經(jīng)驗積累和有價值的參考.