4 Bit 100MS/s 的兩步式模數(shù)轉(zhuǎn)換器設計

魏一方，田鑫，沈福良，周柯港

（重慶郵電大學，重慶400065）

1 工作原理

兩步式模數(shù)轉(zhuǎn)換器（Two-Step ADC）[1]的整體結(jié)構(gòu)是兩個子ADC 的串聯(lián)結(jié)構(gòu)，假設兩個子ADC 的有效位數(shù)分別為N1、N2，則總共需要的比較器為2N1+2N2-2，而相同位數(shù)Flash ADC 需要2N1+2N2-1 個比較器，相對而言數(shù)目大為減少。輸入信號通過底極板采樣電路采樣后保持穩(wěn)定，把信號傳給第一級子ADC 進行比較，輸出的溫度計碼通過編碼電路轉(zhuǎn)換成位二進制碼，二進制碼通過邏輯選擇電路和DAC 電路控制減法電路，確保在保持周期內(nèi)對穩(wěn)定的保持信號進行減法操作，把減去的信號輸送到第二級ADC 進行位解碼。需要延時系統(tǒng)把第一級子ADC 的結(jié)果保持到第二級子ADC 的工作時間。最后通過D-觸發(fā)器延時第一級子ADC 的二進制碼和第二級ADC 二級制碼組合輸出。

圖1

圖2

2 采樣/保持電路（S/H）

采樣/保持電路是整個ADC 最前面的電路，負責把模擬信號采入，由于開關的電荷注入效應，單MOS 采樣/保持電路很難達到較高的性能，所以本文中采用PMOS 和NMOS 并聯(lián)結(jié)構(gòu)。為解決開關的電荷注入效應，可以采用底極板采樣技術(shù)。底極板采樣技術(shù)（bottom-plate sampling）指利用開關的導通時間，使電荷注入與輸入信號無關，其中涉及控制開關開斷則是利用了non-overlap clock 技術(shù)[2]。電路如圖1 所示。

3 子模數(shù)轉(zhuǎn)換器（子ADC）

量化電路分為兩個部分，比較器和轉(zhuǎn)碼器。就比較器而言，多個比較器可以組成得到溫度計碼，而由于溫度計碼不能輸入DAC 做減法，也無法控制減法器的開關，所以需要把溫度計碼輸入編碼電路中轉(zhuǎn)換為二進制碼。編碼電路由組合邏輯電路組成，如圖2 所示。編碼過程中，比較器的輸入電壓和基準電壓相差比較小時，會使比較器出現(xiàn)亞穩(wěn)態(tài)狀態(tài)[3]，從而產(chǎn)生數(shù)字失真，此問題可以用格雷碼解決。

4 選擇減法電路

選擇減法電路包括開關選擇電路和減法電路。開關選擇器如圖3 所示，其作用是用邏輯組合電路判斷第一級子ADC的輸出結(jié)果，不同的精度要選擇不同的減法電路，以4 bit 為例，減法器如圖4 所示，其基準電壓由一組DAC 確定，分別確定電壓為-0.25V、-0.5V 和-0.75V。

圖3

圖4

5 電路結(jié)構(gòu)

把采樣保持電路（S/H）、子模數(shù)轉(zhuǎn)換器（Sub-ADC）、選擇器（Switch）、減法器（Subtraction）模塊化以后其總的電路結(jié)構(gòu)如圖5 所示，延時器（Delay）由一組D-觸發(fā)器組成。

圖5

6 仿真結(jié)果

在4 bit ADC 的之后加上一個D-觸發(fā)器可以消除前一級子ADC 的變化對后一級的影響，在輸出連接一個理想DAC后可以判斷ADC 的SNDR。其輸入輸出波形如圖6 所示。從圖7 可以看出，在輸入頻率是100MHz 時SNDR 為24.5540dB。接近于理想值。

圖6

圖7

7 結(jié)論

本文在65nm CMOS 工藝基礎上，設計了一個4 bit Two-Step ADC，在100Mhz 的工作頻率下仿真出來的SNDR≈24.5540dB，接近于理想值。在量化過程中運用了少量的比較器，并且把兩級ADC 的工作時間分開，所以在功耗和精度方面表現(xiàn)優(yōu)異。