基于FPGA的串行多節(jié)點(diǎn)數(shù)據(jù)采集傳輸系統(tǒng)的應(yīng)用研究

(昆明船舶設(shè)備研究試驗(yàn)中心,昆明 650051)

0 引言

多節(jié)點(diǎn)傳感器的數(shù)據(jù)采集傳輸系統(tǒng)有著廣泛的應(yīng)用，在具體的實(shí)現(xiàn)技術(shù)上，物理層實(shí)現(xiàn)方式主要分為并行傳輸和串行傳輸[1]。如圖1所示，圖(a)中每個(gè)節(jié)點(diǎn)都有獨(dú)占的有線信道與主機(jī)直接相連，并行傳輸?shù)臄?shù)據(jù)傳輸速率只與節(jié)點(diǎn)本身的傳輸速率有關(guān)，與節(jié)點(diǎn)數(shù)無(wú)關(guān)；節(jié)點(diǎn)控制程序設(shè)計(jì)簡(jiǎn)單，各節(jié)點(diǎn)間相對(duì)獨(dú)立[2]。圖(b)中每個(gè)節(jié)點(diǎn)與下級(jí)節(jié)點(diǎn)相連，各節(jié)點(diǎn)共用信道與主機(jī)相連，在總線帶寬相同的情況下，串行傳輸速率與節(jié)點(diǎn)數(shù)量負(fù)相關(guān)，節(jié)點(diǎn)間有數(shù)據(jù)或命令交互。

圖1 多節(jié)點(diǎn)數(shù)據(jù)傳輸物理層實(shí)現(xiàn)方式

相比并行傳輸，串行傳輸?shù)膬?yōu)勢(shì)主要在于電纜長(zhǎng)度較短、直徑較小、重量較輕。式(1)、式(2)分別為并行傳輸與串行傳輸方式下，電纜長(zhǎng)度與節(jié)點(diǎn)數(shù)量的關(guān)系為：

(1)

Ds=d0+N*Δd

(2)

式(1)～(2)中，N為節(jié)點(diǎn)數(shù)量；n=1,2,…，N，為每個(gè)節(jié)點(diǎn)序號(hào)；Δd為節(jié)點(diǎn)間距，d0為主機(jī)與最近一個(gè)節(jié)點(diǎn)間距。

在某些應(yīng)用場(chǎng)景中，對(duì)電纜的重量及直徑較為敏感[3]。針對(duì)這些應(yīng)用場(chǎng)景，本文選用串行傳輸?shù)姆绞?，使用Verilog語(yǔ)言實(shí)現(xiàn)了水下拖纜多節(jié)點(diǎn)傳感器數(shù)據(jù)同步采集與傳輸?shù)腞TL代碼設(shè)計(jì)，并在Modelsim中進(jìn)行了功能仿真驗(yàn)證。

1 串行傳輸物理層設(shè)計(jì)

在串行傳輸方式的物理層設(shè)計(jì)上，為了進(jìn)一步減小電纜重量及直徑，節(jié)點(diǎn)間采用半雙工的工作模式，為保證較高的傳輸信噪比，節(jié)點(diǎn)間使用雙絞線連接，數(shù)據(jù)以差分信號(hào)的形式傳輸。具體各節(jié)點(diǎn)使用Intel公司的Cyclone系列EP4CE15 FPGA為主控芯片，主機(jī)使用了硬件資源更豐富的EP4CE75 FPGA作為主控芯片，F(xiàn)PGA控制TI sn65hvd23芯片將3.3 V TTL單端邏輯電平轉(zhuǎn)換為符合TIA/EIA-485協(xié)議的差分信號(hào)，驅(qū)動(dòng)節(jié)點(diǎn)間的雙絞線進(jìn)行通訊，sn65hvd23芯片最高支持100 m傳輸距離內(nèi)高達(dá)25 Mbps的傳輸速率。圖2展示了各節(jié)點(diǎn)與主機(jī)的連接關(guān)系，圖中只畫(huà)出了兩個(gè)節(jié)點(diǎn)，實(shí)際項(xiàng)目中使用了1個(gè)主機(jī)和4個(gè)節(jié)點(diǎn)，主機(jī)與最近節(jié)點(diǎn)間距d0≈18 m，各節(jié)點(diǎn)間距Δd≈17 m。以主機(jī)為起始，編號(hào)為0#，各節(jié)點(diǎn)由近及遠(yuǎn)，分別編號(hào)為1#、2#、3#、4#。

圖2 各節(jié)點(diǎn)與主機(jī)間的連接關(guān)系

2 串行傳輸鏈路層設(shè)計(jì)

2.1 逐級(jí)交付模型

不同的鏈路層傳輸方式，對(duì)應(yīng)著不同的鏈路層傳輸模型，逐級(jí)交付模型是最常見(jiàn)的一種。逐級(jí)交遞模型中，數(shù)據(jù)傳輸?shù)膯挝皇菐?，一幀?shù)據(jù)為單個(gè)節(jié)點(diǎn)單次采集的數(shù)據(jù)，本項(xiàng)目中，每個(gè)節(jié)點(diǎn)的AD單次采集得到的數(shù)據(jù)總長(zhǎng)度為48 bit，48 bit即為一個(gè)數(shù)據(jù)幀。

逐級(jí)交遞模型傳輸方法是，從4#節(jié)點(diǎn)開(kāi)始，將本節(jié)點(diǎn)數(shù)據(jù)幀傳輸?shù)?#節(jié)點(diǎn)，3#節(jié)點(diǎn)將4#節(jié)點(diǎn)的數(shù)據(jù)域與本節(jié)點(diǎn)數(shù)據(jù)一起打包，再往2#節(jié)點(diǎn)傳輸。以此類(lèi)推，直到所有數(shù)據(jù)交付給主機(jī)。整個(gè)過(guò)程中，從4#節(jié)點(diǎn)到1#節(jié)點(diǎn)，節(jié)點(diǎn)間傳輸?shù)臄?shù)據(jù)越來(lái)越多，每個(gè)節(jié)點(diǎn)包含該節(jié)點(diǎn)及該節(jié)點(diǎn)之前所有節(jié)點(diǎn)的數(shù)據(jù)[4]。圖3展示了逐級(jí)交付傳輸模型的工作流程，圖中為了簡(jiǎn)明只畫(huà)了3個(gè)節(jié)點(diǎn)，Dx代表第x個(gè)節(jié)點(diǎn)采集的數(shù)據(jù)。

圖3 逐級(jí)交付傳輸模型

2.2 流水線模型

在流水線模型中，傳輸數(shù)據(jù)的單位是幀，幀的定義與上文2.1節(jié)定義相同。流水線模型傳輸方法是，在第一個(gè)時(shí)刻，各節(jié)點(diǎn)將本節(jié)點(diǎn)采集到的數(shù)據(jù)裝幀傳輸?shù)较乱还?jié)點(diǎn)，各節(jié)點(diǎn)在傳輸本節(jié)點(diǎn)數(shù)據(jù)幀的同時(shí)，接收并緩存上一節(jié)點(diǎn)發(fā)送來(lái)的數(shù)據(jù)幀；在第二個(gè)時(shí)刻，每個(gè)節(jié)點(diǎn)將上一時(shí)刻接收到的數(shù)據(jù)幀傳輸?shù)较乱还?jié)點(diǎn)；在第三個(gè)時(shí)刻，各節(jié)點(diǎn)重復(fù)第二時(shí)刻動(dòng)作，直到上一節(jié)點(diǎn)無(wú)數(shù)據(jù)交付，且本節(jié)點(diǎn)已將緩存區(qū)數(shù)據(jù)交付到下一節(jié)點(diǎn)，則當(dāng)前節(jié)點(diǎn)停止工作。當(dāng)所有數(shù)據(jù)交付到主機(jī)時(shí)，整個(gè)過(guò)程中所有節(jié)點(diǎn)并行執(zhí)行接收發(fā)送的操作，就像工廠的流水線作業(yè)。圖4展示了流水線傳輸模型的工作流程。

圖4 流水線傳輸模型

2.3 總線模型

在總線模型中，數(shù)據(jù)傳輸?shù)膯挝皇潜忍??？偩€模型傳輸方法是，首先在每個(gè)數(shù)據(jù)采樣周期內(nèi)，為每個(gè)節(jié)點(diǎn)分配時(shí)間片，各節(jié)點(diǎn)在自己的時(shí)間片內(nèi)才可傳輸數(shù)據(jù)，不在自己時(shí)間片內(nèi)的節(jié)點(diǎn)，使用寄存器鎖存端口信號(hào)并直接轉(zhuǎn)發(fā)到下級(jí)節(jié)點(diǎn)。時(shí)間片內(nèi)的節(jié)點(diǎn)數(shù)據(jù)在其他節(jié)點(diǎn)中逐級(jí)轉(zhuǎn)發(fā)，形成數(shù)據(jù)直達(dá)主機(jī)的信號(hào)通路，數(shù)據(jù)以比特流的形式直接交付給主機(jī)?？偩€模型傳輸?shù)姆椒ㄊ?，在第一個(gè)時(shí)間片內(nèi)，4#節(jié)點(diǎn)首先占用信道，3#、2#、1#節(jié)點(diǎn)使用寄存器在節(jié)點(diǎn)間形成類(lèi)似物理上的連通，使得4#節(jié)點(diǎn)數(shù)據(jù)可直接交付給主機(jī)；在第二個(gè)時(shí)間片內(nèi)，已完成數(shù)據(jù)傳輸?shù)?#節(jié)點(diǎn)停止工作，3#節(jié)點(diǎn)開(kāi)始占用信道并將數(shù)據(jù)交付給主機(jī)；以此類(lèi)推，直到所有節(jié)點(diǎn)都將數(shù)據(jù)交付給主機(jī)。這種傳輸模式類(lèi)似于在一條總線上掛了1個(gè)主機(jī)和4個(gè)節(jié)點(diǎn)，各節(jié)點(diǎn)按順序分時(shí)占用總線資源與主機(jī)通訊。圖5展示了總線傳輸模型的工作流程。

圖5 總線傳輸模型

2.4 傳輸模型對(duì)比

三種模型均可實(shí)現(xiàn)多節(jié)點(diǎn)數(shù)據(jù)傳輸?shù)墓δ苄枨?，?描述了各鏈路層傳輸模型的優(yōu)缺點(diǎn)。

3 節(jié)點(diǎn)同步

多節(jié)點(diǎn)的數(shù)據(jù)傳輸還需要考慮節(jié)點(diǎn)間的同步問(wèn)題，同步是保證各節(jié)點(diǎn)協(xié)調(diào)工作的基礎(chǔ)[5]。本文中，各節(jié)點(diǎn)采用誤差為20 ppm(part per million)的晶振作為系統(tǒng)時(shí)鐘源，各節(jié)點(diǎn)的數(shù)據(jù)采樣率(AD采樣周期)為20 kHz，若節(jié)點(diǎn)間

表1 各鏈路層傳輸模型對(duì)比

為了避免增加額外的同步信號(hào)線，同步信號(hào)與數(shù)據(jù)傳輸共用物理信道。具體方法是，將某個(gè)節(jié)點(diǎn)或主機(jī)設(shè)置為同步源，負(fù)責(zé)為其他節(jié)點(diǎn)發(fā)送同步命令，節(jié)點(diǎn)在收到同步命令后，同時(shí)啟動(dòng)AD采集，多節(jié)點(diǎn)數(shù)據(jù)傳輸完成后，再等待下一次同步命令。同步源在節(jié)點(diǎn)內(nèi)實(shí)現(xiàn)稱(chēng)為節(jié)點(diǎn)同步源，在主機(jī)內(nèi)實(shí)現(xiàn)稱(chēng)為主機(jī)同步源。

節(jié)點(diǎn)同步源是將同步源放置在數(shù)據(jù)傳輸?shù)钠鹗脊?jié)點(diǎn)內(nèi)，本項(xiàng)目中在4#節(jié)點(diǎn)內(nèi)以20 kHz的頻率發(fā)送同步命令。該方法同步命令與數(shù)據(jù)傳輸?shù)姆较蛳嗤?，在半雙工的工作模式中，無(wú)需考慮數(shù)據(jù)傳輸方向的切換控制邏輯，代碼實(shí)現(xiàn)簡(jiǎn)單。但是存在可靠性較低的問(wèn)題，如果同步源節(jié)點(diǎn)損壞，系統(tǒng)將無(wú)法正常工作。另外，同步源邏輯在節(jié)點(diǎn)內(nèi)實(shí)現(xiàn)，功能劃分模糊，因?yàn)槠渌?jié)點(diǎn)依賴(lài)同步源節(jié)點(diǎn)的同步命令工作，同步源節(jié)點(diǎn)與其他節(jié)點(diǎn)形成一種主從關(guān)系，而非原本的等同關(guān)系。

主機(jī)同步源的方法是將同步源放置在主機(jī)內(nèi)，這種方法克服了節(jié)點(diǎn)同步源的可靠性低、功能劃分模糊的缺點(diǎn)，但是同步命令與數(shù)據(jù)傳輸?shù)姆较蛳喾矗鞴?jié)點(diǎn)及主機(jī)需要額外的半雙工傳輸控制邏輯切換傳輸方向。表2是這兩種實(shí)現(xiàn)方式的對(duì)比。

表2 同步實(shí)現(xiàn)方式對(duì)比表

4 工作流程

本文選用“總線模型-主機(jī)同步”的方式實(shí)現(xiàn)多節(jié)點(diǎn)數(shù)據(jù)采集與傳輸系統(tǒng)，系統(tǒng)由4個(gè)節(jié)點(diǎn)和1個(gè)主機(jī)組成，各節(jié)點(diǎn)及主機(jī)使用PLL(phase locking loop)生成100 MHz的系統(tǒng)時(shí)鐘，數(shù)據(jù)采樣率為20 kHz，每個(gè)采樣周期對(duì)應(yīng)5 000個(gè)系統(tǒng)時(shí)鐘，令每個(gè)節(jié)點(diǎn)時(shí)間片占用1 000個(gè)系統(tǒng)時(shí)鐘，另外1 000個(gè)系統(tǒng)時(shí)鐘分配給主機(jī)用于發(fā)送同步命令等工作。圖6為各節(jié)點(diǎn)工作流程圖，圖中"等待路徑延遲"是為了等待所有節(jié)點(diǎn)都收到同步命令后再同時(shí)開(kāi)始AD采集，路徑延遲時(shí)間為：

Tpath=(Ntotal-Nself)×Tnode

Tpath的單位為系統(tǒng)時(shí)鐘個(gè)數(shù)。其中Ntotal=4，表示總節(jié)點(diǎn)數(shù)；Nself=1,2,3,4表示各節(jié)點(diǎn)序號(hào)；Tnode=4表示節(jié)點(diǎn)之間數(shù)據(jù)傳輸?shù)难舆t，因?yàn)槭褂昧藘杉?jí)寄存器消除亞穩(wěn)態(tài)，再加上接收端與發(fā)送端寄存器，共有4個(gè)周期的時(shí)鐘延遲。

“等待所有節(jié)點(diǎn)傳輸完畢”是為了各節(jié)點(diǎn)能同時(shí)轉(zhuǎn)換數(shù)據(jù)傳輸方向?yàn)榻邮?，等待時(shí)間為：

Tw=(Nself-1)×Tslice

Tw單位為系統(tǒng)時(shí)鐘個(gè)數(shù)。Tslice=1 000，表示時(shí)間片占多少個(gè)系統(tǒng)時(shí)鐘。

主機(jī)工作流程與節(jié)點(diǎn)工作流程類(lèi)似，篇幅有限，不在贅述。

圖6 節(jié)點(diǎn)工作流程圖

5 代碼設(shè)計(jì)及仿真

本文使用Verilog硬件描述語(yǔ)言實(shí)現(xiàn)系統(tǒng)代碼設(shè)計(jì)。所有節(jié)點(diǎn)功能相同，采用宏定義及條件編譯等手段保證各節(jié)點(diǎn)代碼的高復(fù)用性，不同節(jié)點(diǎn)的代碼僅僅是節(jié)點(diǎn)號(hào)的宏定義不同，這樣極大的提高了系統(tǒng)的維護(hù)性和擴(kuò)展性。主機(jī)數(shù)據(jù)接收模塊與節(jié)點(diǎn)的數(shù)據(jù)接收模塊相同，另外還負(fù)責(zé)同步源的實(shí)現(xiàn)及同步命令的產(chǎn)生，需要單獨(dú)設(shè)計(jì)。為了增加代碼可靠性，在設(shè)計(jì)中還有以下幾種手段。

5.1 亞穩(wěn)態(tài)消除

數(shù)字電路設(shè)計(jì)中，除了邏輯設(shè)計(jì)外，還要考慮時(shí)序設(shè)計(jì)，在時(shí)序分析滿足的情況下，另一個(gè)較重要的問(wèn)題是亞穩(wěn)態(tài)。上文所述的節(jié)點(diǎn)同步只是保證各節(jié)點(diǎn)同步啟動(dòng)AD采集。在微觀上，各節(jié)點(diǎn)的時(shí)鐘信號(hào)不可能?chē)?yán)格同步，屬于不同的時(shí)鐘域，當(dāng)節(jié)點(diǎn)間數(shù)據(jù)傳輸信號(hào)跳變沿剛好處于采樣時(shí)鐘沿時(shí)，會(huì)導(dǎo)致采樣信號(hào)的建立保持時(shí)間不滿足，此時(shí)用于鎖存數(shù)據(jù)的觸發(fā)器輸出端會(huì)在比較長(zhǎng)時(shí)間內(nèi)處于不確定狀態(tài)，這個(gè)狀態(tài)稱(chēng)為亞穩(wěn)態(tài)。亞穩(wěn)態(tài)將導(dǎo)致邏輯誤判，嚴(yán)重情況下輸出的不穩(wěn)定導(dǎo)致下一級(jí)寄存器也產(chǎn)生亞穩(wěn)態(tài)，稱(chēng)為亞穩(wěn)態(tài)傳播，使得故障面擴(kuò)大。使用兩級(jí)寄存器采樣，可有效減少亞穩(wěn)態(tài)傳播的概率[7]。圖7為兩級(jí)寄存器采樣的代碼，圖中p1_rx為接收端口的異步信號(hào)，經(jīng)兩級(jí)采樣后得到同步信號(hào)p1_rx_syn。

圖7 亞穩(wěn)態(tài)消除代碼

另外，AD芯片使用ad_busy信號(hào)表示轉(zhuǎn)換狀態(tài)，F(xiàn)PGA在每個(gè)時(shí)鐘沿讀取該信號(hào)的值判斷AD是否轉(zhuǎn)換完成，該信號(hào)的跳變時(shí)間由器件的轉(zhuǎn)換時(shí)間特性決定，對(duì)于FPGA而言是異步信號(hào)，同樣需要考慮亞穩(wěn)態(tài)問(wèn)題。與圖7相同，在FPGA中使用兩級(jí)寄存器采樣ad_busy信號(hào)，得到同步信號(hào)ad_busy_syn，消除亞穩(wěn)態(tài)。

5.2 數(shù)據(jù)位檢測(cè)

根據(jù)應(yīng)用場(chǎng)景，使用10 Mbps的數(shù)據(jù)傳輸速率可滿足應(yīng)用需求，F(xiàn)PGA內(nèi)部使用100 MHz系統(tǒng)時(shí)鐘，則每個(gè)數(shù)據(jù)位占用10個(gè)系統(tǒng)時(shí)鐘。拖纜中，除了本系統(tǒng)的數(shù)據(jù)傳輸線纜外，還有其他用于高功率信號(hào)傳輸?shù)木€纜，與本系統(tǒng)線纜編制在同一條主電纜內(nèi)，線纜間可能相互干擾引起的信號(hào)電平誤動(dòng)。為了增加傳輸可靠性，選取數(shù)據(jù)位傳輸?shù)?0個(gè)系統(tǒng)時(shí)鐘中部的5個(gè)時(shí)鐘做為數(shù)據(jù)位檢測(cè)點(diǎn)，統(tǒng)計(jì)5個(gè)檢測(cè)點(diǎn)的電平，若高電平占多數(shù)，則該信號(hào)為邏輯“1”，若低電平占多數(shù)，則該信號(hào)為邏輯“0”，這種方法避免了單點(diǎn)采樣因擾動(dòng)引起的數(shù)據(jù)檢測(cè)錯(cuò)誤。圖8的RTL代碼實(shí)現(xiàn)了5個(gè)采樣點(diǎn)統(tǒng)計(jì)和的數(shù)據(jù)位檢測(cè)，圖中clk_cnt為系統(tǒng)時(shí)鐘計(jì)數(shù)器，p2_rx_syn為時(shí)鐘域同步后的端口信號(hào)。

圖8 數(shù)據(jù)位檢測(cè)代碼

5.3 超時(shí)處理

為了防止系統(tǒng)進(jìn)入異常鎖死狀態(tài)，在等待判斷等關(guān)鍵位置處設(shè)置超時(shí)處理邏輯。例如在AD采樣流程中，啟動(dòng)AD后，代碼邏輯一直處于等待狀態(tài)，直到“ad_busy”信號(hào)為邏輯低，表示AD轉(zhuǎn)換完成，代碼才會(huì)進(jìn)入下一步執(zhí)行。在此處設(shè)置超時(shí)處理邏輯，時(shí)間上限為AD使用手冊(cè)標(biāo)注的轉(zhuǎn)換時(shí)間，文本使用的AD7606芯片轉(zhuǎn)換時(shí)間為4 μs，超時(shí)發(fā)生時(shí)，將狀態(tài)機(jī)強(qiáng)制轉(zhuǎn)換至AD轉(zhuǎn)換完成狀態(tài)，并設(shè)置超時(shí)標(biāo)志位。

5.4 保持總線驅(qū)動(dòng)

使用半雙工的工作方式，在設(shè)計(jì)時(shí)，需要注意傳輸方向切換時(shí)的總線狀態(tài)，在總線無(wú)驅(qū)動(dòng)的狀態(tài)下，總線極易受到外界干擾。為增強(qiáng)總線抗干擾能力，一種方式是硬件層片，在RS485芯片端口處設(shè)計(jì)上拉或下拉電阻，在總線無(wú)驅(qū)動(dòng)的狀態(tài)下保持穩(wěn)定的電平。另一種方法是代碼邏輯設(shè)計(jì)層面，設(shè)計(jì)代碼使得總線總是處于有驅(qū)動(dòng)的狀態(tài)。

5.5 仿真驗(yàn)證

代碼設(shè)計(jì)完成后，使用Modelsim進(jìn)行功能驗(yàn)證，也稱(chēng)為前仿真。圖9為系統(tǒng)代碼在Modelsim中的仿真波形，圖中m0p1_tx表示主機(jī)向節(jié)點(diǎn)1#發(fā)送的信號(hào)，p1p2_tx表示節(jié)點(diǎn)1#向節(jié)點(diǎn)2#發(fā)送的信號(hào)。m0p1_rx表示主機(jī)接收節(jié)點(diǎn)1#發(fā)送的信號(hào)，p1p2_rx表示節(jié)點(diǎn)1#接收節(jié)點(diǎn)2#發(fā)送的信號(hào)，其他信號(hào)以此類(lèi)推。圖中可以看出個(gè)各節(jié)點(diǎn)首先逐級(jí)轉(zhuǎn)發(fā)主機(jī)發(fā)出的同步命令，之后各節(jié)點(diǎn)逐次在自己的時(shí)間片內(nèi)占用總線向主機(jī)發(fā)送數(shù)據(jù)，某節(jié)點(diǎn)發(fā)送數(shù)據(jù)時(shí)，

圖9 系統(tǒng)仿真波形

位于該節(jié)點(diǎn)與主機(jī)中間的所有節(jié)點(diǎn)對(duì)數(shù)據(jù)進(jìn)行轉(zhuǎn)發(fā)。

6 結(jié)束語(yǔ)

對(duì)于某些對(duì)電纜重量及直徑較為敏感的多節(jié)點(diǎn)數(shù)據(jù)采集傳輸系統(tǒng)，本文提出了分析了多種可行的傳輸方式后，選取了“總線模型-主機(jī)同步源”的方式，使用Verilog硬件描述語(yǔ)言設(shè)計(jì)RTL代碼并在Modelsim中完成功能仿真驗(yàn)證。該方式代碼設(shè)計(jì)簡(jiǎn)單，維護(hù)性強(qiáng)，可靠性高，占用芯片資源少。目前已研制出搭載本文所設(shè)計(jì)代碼的系統(tǒng)樣機(jī)，并通過(guò)試驗(yàn)驗(yàn)證，具有一定的工程應(yīng)用價(jià)值。