FPGA硬核處理器系統(tǒng)的數(shù)字化集成電路設(shè)計(jì)

摘 要：為最大程度降低系統(tǒng)成本，提高工作效率，提出FPGA硬核處理器系統(tǒng)的數(shù)字化集成電路設(shè)計(jì)。通過(guò)對(duì)電源電路、接口電路以及主控電路進(jìn)行設(shè)計(jì)，完成電路整體設(shè)計(jì)。結(jié)合電路抗干擾設(shè)計(jì)，實(shí)現(xiàn)數(shù)字化集成電路設(shè)計(jì)。仿真實(shí)驗(yàn)證明，設(shè)計(jì)的集成電路相比常規(guī)電路，使得FPGA硬核處理器系統(tǒng)的工作效率更高，并且降低29.5%能耗。

關(guān)鍵詞：硬核處理器;數(shù)字化;集成電路;電路設(shè)計(jì)

中圖分類(lèi)號(hào)：TH744文獻(xiàn)標(biāo)識(shí)碼：A

我國(guó)多數(shù)機(jī)械裝置常常應(yīng)用FPGA硬核處理器來(lái)降低裝置成本、功耗，從而提高裝置性能。FPGA硬核處理器系統(tǒng)能夠集成分立處理器，具有可編程邏輯的靈活性。[1]系統(tǒng)中常規(guī)電路設(shè)計(jì)雖然可以滿(mǎn)足裝置各項(xiàng)性能要求，但是會(huì)產(chǎn)生面積較大的電路板，嚴(yán)重影響機(jī)械裝置的成本，同時(shí)產(chǎn)生不必要的電能消耗，因此提出FPGA硬核處理器系統(tǒng)的數(shù)字化集成電路設(shè)計(jì)。

1 FPGA硬核處理器系統(tǒng)的電路整體設(shè)計(jì)

根據(jù)FPGA硬核處理器系統(tǒng)的功能特征，首先對(duì)系統(tǒng)的主控電路進(jìn)行設(shè)計(jì)。為滿(mǎn)足多種類(lèi)型信號(hào)的處理要求，設(shè)計(jì)的主控電路如圖1所示。

設(shè)計(jì)的主控電路在確保FPGA硬核處理器系統(tǒng)的穩(wěn)定性之外，還增加了抗復(fù)位功能，最大程度降低系統(tǒng)功耗。[2]

同時(shí)，為減少不必要的電能消耗，將FPGA硬核處理器系統(tǒng)的接入電源設(shè)計(jì)成5V。電源電路是FPGA硬核處理器系統(tǒng)從外界獲得電源的唯一途徑，因此設(shè)計(jì)電源轉(zhuǎn)換電路，實(shí)現(xiàn)220V電源到5V電源的轉(zhuǎn)變。將電源接口電路設(shè)計(jì)成F接口，[3]采用I/O接口，I/O接口芯片，通過(guò)輸入不同的命令和參數(shù)，使得I/O電路動(dòng)作，成為信號(hào)高速交換的通道。通過(guò)對(duì)主控電路、電源電路以及接口電路進(jìn)行設(shè)計(jì)，完成電路整體設(shè)計(jì)。

2 數(shù)字化集成電路的實(shí)現(xiàn)

在FPGA硬核處理器系統(tǒng)中，信號(hào)分為模擬信號(hào)、數(shù)字信號(hào)、高頻信號(hào)以及低頻信號(hào)，常常受到外界信號(hào)干擾，大大降低電路中信號(hào)處理精度，使得FPGA硬核處理器系統(tǒng)工作效率降低。因此為了增加電路抗干擾能力，對(duì)電路進(jìn)行抗干擾設(shè)計(jì)。

在FPGA硬核處理器系統(tǒng)的主控電路中加入差分放大器，對(duì)電信號(hào)放大處理。差分放大器通過(guò)F接口，使得輸入頻率為25HZ的電信號(hào)，轉(zhuǎn)換成以正弦和余弦兩路電信號(hào)，應(yīng)用互聯(lián)網(wǎng)技術(shù)對(duì)兩路電信號(hào)進(jìn)行隔絕，確保了信號(hào)的原始性。由于差分放大器輸出為高壓電信號(hào)，需利用220Ω的電阻將高壓電信號(hào)調(diào)制成5V，形成低壓電信號(hào)，從而實(shí)現(xiàn)數(shù)字化集成電路的設(shè)計(jì)。

通過(guò)對(duì)主控電路、電源電路以及接口電路進(jìn)行設(shè)計(jì)，完成電路整體設(shè)計(jì)。結(jié)合電路抗干擾設(shè)計(jì)，實(shí)現(xiàn)數(shù)字化集成電路設(shè)計(jì)。

3 仿真分析

仿真試驗(yàn)需準(zhǔn)備的設(shè)備及參數(shù)包括：搭載simulation仿真軟件的計(jì)算機(jī)兩臺(tái)套、兩種設(shè)計(jì)電路的FPGA硬核處理器系統(tǒng)（常規(guī)的以及本文提出的數(shù)字化集成電路）、仿真參數(shù)變量。試驗(yàn)過(guò)程中，多次改變輸入的信號(hào)形式，對(duì)兩種不同電路的FPGA硬核處理器系統(tǒng)進(jìn)行工作效率對(duì)比實(shí)驗(yàn)。同時(shí)記錄FPGA硬核處理器系統(tǒng)單位時(shí)間的耗電量，繪制試驗(yàn)結(jié)果圖表，如圖2所示。

由圖2可知，本文設(shè)計(jì)的集成電路，無(wú)論處理哪種類(lèi)型信號(hào)，工作效率幾乎不變，穩(wěn)定性極高。同時(shí)采用算術(shù)平均值計(jì)算法，計(jì)算能耗比率，得出本文設(shè)計(jì)的集成電路相比常規(guī)電路，使得FPGA硬核處理器系統(tǒng)的能耗比率降低29.5%。

4 總結(jié)

本文提出FPGA硬核處理器系統(tǒng)的數(shù)字化集成電路設(shè)計(jì)，基于電路整體設(shè)計(jì)、數(shù)字化集成電路設(shè)計(jì)，完成了提出的電路設(shè)計(jì)。實(shí)驗(yàn)證明，本文設(shè)計(jì)的集成電路，能夠降低PGA硬核處理器系統(tǒng)功耗，提高工作效率。

參考文獻(xiàn)：

[1]李冰，周岑軍，陳帥，等.用于SRAM PUFs的偽隨機(jī)數(shù)發(fā)生器的FPGA實(shí)現(xiàn)[J].電子學(xué)報(bào)，2017（9）.

[2]張琳，梅雪松，陳勇.基于SoCFPGA的光伏電力通信管理機(jī)系統(tǒng)[J].電子技術(shù)應(yīng)用，2018.

[3]李正杰，張英.一種千萬(wàn)門(mén)FPGA芯片中DSP硬核的設(shè)計(jì)[J].微電子學(xué)，2018，48，276（04）：60-65.

作者簡(jiǎn)介：王肖?。?977-），男，漢族，陜西乾縣人，碩士，工程師，研究方向：集成電路設(shè)計(jì)。