一種16位8通道采集平臺(tái)的設(shè)計(jì)

王 政，張 賓

（1.中國(guó)電子科技集團(tuán)公司第54研究所，河北 石家莊 050081；2.國(guó)網(wǎng)河北省電力有限公司保定供電分公司，河北 保定 071000）

0 引 言

針對(duì)工程領(lǐng)域中對(duì)信號(hào)采集精度、動(dòng)態(tài)的應(yīng)用要求，設(shè)計(jì)并實(shí)現(xiàn)了一種基于ADS5263芯片的采集平臺(tái)。該平臺(tái)的設(shè)計(jì)包括8通道采集卡的硬件設(shè)計(jì)、CPCI數(shù)據(jù)傳輸實(shí)現(xiàn)以及AD指標(biāo)測(cè)試。通過(guò)工程實(shí)踐，驗(yàn)證了設(shè)計(jì)能夠滿足多路采集需求。需要說(shuō)明的是，ADS5263芯片是德州儀器推出的首款面向磁共振成像等醫(yī)療影像應(yīng)用的4信道16位模數(shù)轉(zhuǎn)換器。該芯片采樣頻率高達(dá)100 MSPS，可實(shí)現(xiàn)84.6 dB FS的信噪比（SNR），完全滿足大多數(shù)工程的需求[1]。

1 采集平臺(tái)硬件設(shè)計(jì)

1.1 板卡原理組成

8通道采集板卡主要由A/D變換器及匹配電路、FPGA、時(shí)鐘分配模塊、9054橋芯片、FIFO和電源等組成[2]，原理如圖1所示。

1.2 ADC選擇

1.2.1 最高采樣率

工程應(yīng)用上，采集頻率一般為信號(hào)最高頻率的3～4倍。ADS5263最高采樣率為100 MSPS，可滿足對(duì)25 MHz信號(hào)的無(wú)混疊采樣需求。

1.2.2 SFDR和SNR指標(biāo)

ADS5263無(wú)雜散動(dòng)態(tài)范圍SFDR為80 dBc，信噪比SNR為77 dB，滿足大多數(shù)工程的應(yīng)用要求。

圖1 8通道采集卡原理框圖

1.2.3 多通道之間的同步問(wèn)題

每個(gè)通道的數(shù)據(jù)接口為Serial LVDS串行接口，實(shí)現(xiàn)簡(jiǎn)單且抗干擾性強(qiáng)，只需要保證各模擬輸入接口到芯片相應(yīng)通道管腳的鏈路間信號(hào)延遲接近即可，不用專門設(shè)計(jì)同步時(shí)鐘電路。

1.3 FPGA選擇

設(shè)計(jì)中，F(xiàn)PGA完成ADC芯片控制和相關(guān)數(shù)據(jù)傳輸，并保留實(shí)現(xiàn)一定信號(hào)處理算法的資源?；谝陨峡紤]，選用XILINX公司的Virtex5系列芯片（XC5VSX50T-2FFG665I）。該芯片具有8 160個(gè)Virtex-5 Slices、4 752 kB的 RAM、288個(gè) DSP48E Slices以及其他大量資源。該芯片可以支持多種電平標(biāo)準(zhǔn)，方便與其他芯片互聯(lián)，硬件設(shè)計(jì)簡(jiǎn)單[3]。

2 采集平臺(tái)軟件設(shè)計(jì)與實(shí)現(xiàn)

2.1 AD數(shù)據(jù)時(shí)序配置

ADS5263有2種AD工作模式，即14位采樣模式和16位采樣模式。兩種數(shù)據(jù)輸出模式為單差分對(duì)輸出模式（小于50 MHz采樣率）和兩差分對(duì)輸出模式（雙線模式，全采樣率），時(shí)序圖如圖2所示。

圖2 AD數(shù)據(jù)輸出時(shí)序圖

2.2 ADS5263數(shù)據(jù)讀取

ADS5263數(shù)據(jù)的輸出模式為L(zhǎng)VDS輸出，兩路數(shù)據(jù)伴隨兩路時(shí)鐘，分別為幀時(shí)鐘FCO和比特同步時(shí)鐘DCO。DCO與數(shù)據(jù)對(duì)齊，F(xiàn)CO的上升沿和下降沿分別對(duì)應(yīng)一幀數(shù)據(jù)的開(kāi)始。

在FPGA中，DCO、FCO和數(shù)據(jù)信號(hào)均連到局部管腳（GC）上。在FPGA內(nèi)部，將DCO作為敏感時(shí)鐘，將FCO作為與其同步的數(shù)據(jù)信號(hào)屬于待處理數(shù)據(jù)。只要在FCO的上升沿或者下降沿鎖存與其同步的數(shù)據(jù)信號(hào)，就可以得到準(zhǔn)確穩(wěn)定的AD采樣數(shù)據(jù)。因此，只需要保證在DCO、FCO和數(shù)據(jù)鎖存器之前經(jīng)過(guò)的延時(shí)相同，就可以確保每次獲得數(shù)據(jù)的準(zhǔn)確性。

為了確保延時(shí)的一致，要在PCB布線時(shí)保證各線在線長(zhǎng)、間距方面相對(duì)一致，同時(shí)在FPGA內(nèi)部保證信號(hào)從FPGA管腳到鎖存器的延時(shí)一致。因此，可以使用IDELAY做相應(yīng)的調(diào)整，并盡量使各個(gè)路徑經(jīng)過(guò)的模塊一致。

2.3 數(shù)據(jù)錄取和分析

數(shù)據(jù)錄取主要通過(guò)CPCI主板計(jì)算機(jī)錄取采集平臺(tái)輸出數(shù)據(jù)，落盤后通過(guò)Matlab軟件展開(kāi)分析。借助PLX公司提供的驅(qū)動(dòng)和相應(yīng)的庫(kù)函數(shù)，通過(guò)“封裝”調(diào)用實(shí)現(xiàn)主板計(jì)算機(jī)與板卡的PCI接口通信，進(jìn)而實(shí)現(xiàn)采集控制和錄取落盤等功能。

3 采集平臺(tái)指標(biāo)分析

使用信號(hào)源3325B作為待采集信號(hào)的產(chǎn)生器，使用板上50 MHz晶振始終作為AD采集時(shí)鐘源；使用頻譜儀9030A觀察3325B的輸出信號(hào)，與芯片手冊(cè)一同作為采集平臺(tái)指標(biāo)分析的依據(jù)。

為了更好地檢驗(yàn)采集平臺(tái)的性能，依據(jù)芯片廠家對(duì)芯片的介紹，使用3325B分別輸出3 MHz和15 MHz的正弦信號(hào)，幅度分別選取-20 dB、0 dB和20 dB共3個(gè)樣本。由于3325B輸出的3 MHz信號(hào)質(zhì)量較差，分析得到的結(jié)果與手冊(cè)相差較大，但與頻譜儀顯示相當(dāng)，因此將信號(hào)源3325B輸出的3 MHz正弦信號(hào)經(jīng)過(guò)截止頻率為5 MHz的低通濾波器后送入采集平臺(tái)，重新獲得分析結(jié)果。

分析時(shí)首先將采集的原始數(shù)據(jù)經(jīng)過(guò)布萊克曼窗加權(quán)，然后對(duì)加權(quán)后的數(shù)據(jù)進(jìn)行傅里葉變化得到頻譜數(shù)據(jù)，從頻譜中尋找得到最大值，即信號(hào)能量值。例如，測(cè)試程序中共采集16 384點(diǎn)數(shù)據(jù)，從16 384點(diǎn)中獲得最大值即能量值。

隨后，計(jì)算在比較理想情況下的噪聲能量值，即濾波器僅通過(guò)信號(hào)頻率時(shí)濾波器通帶外的噪聲情況。本次測(cè)試使用截止頻率為5 MHz的低通濾波器，數(shù)據(jù)點(diǎn)數(shù)為16 384，噪聲值為8 192點(diǎn)到16 383點(diǎn)的噪聲值乘以2，即表示理想情況下整個(gè)頻帶內(nèi)的噪聲能量值。

以此信號(hào)能量值和噪聲能量值為依據(jù)，獲得測(cè)試的最終信噪比。

圖3是在3 MHz信號(hào)20 dBm輸入時(shí)采集數(shù)據(jù)的頻譜分析圖。表1說(shuō)明了根據(jù)不同頻率和不同幅度下采集數(shù)據(jù)分析得到的SNR。

表1 采集平臺(tái)測(cè)試數(shù)據(jù)表

圖3 3 MHz、20 dBm信號(hào)時(shí)頻譜分析圖

通過(guò)表1數(shù)據(jù)對(duì)比可見(jiàn)，在信號(hào)輸入同一幅度的3 MHz和15 MHz信號(hào)的情況下，信噪比相對(duì)穩(wěn)定，而在一定頻率信號(hào)下，從-20 dBm到20 dBm動(dòng)態(tài)范圍內(nèi)，都可以得到較好的信噪比。

4 結(jié) 論

從硬件設(shè)計(jì)、軟件設(shè)計(jì)和測(cè)試角度分別介紹16位8通道采集平臺(tái)的設(shè)計(jì)與實(shí)現(xiàn)，并著重對(duì)一些問(wèn)題做了說(shuō)明。通過(guò)工程驗(yàn)證，該平臺(tái)適應(yīng)性好，具有可重構(gòu)性，較好地滿足了工程應(yīng)用中對(duì)較多路信號(hào)采集的需求。同時(shí)，該平臺(tái)的高噪比、高精度等特點(diǎn)在工程應(yīng)用中已經(jīng)得到了體現(xiàn)。