基于混合SETMOS 結(jié)構(gòu)的超前進(jìn)位加法器

曲航，劉德州，周海力，侯興華

（中國(guó)船舶工業(yè)系統(tǒng)工程研究院，北京，100094）

0 引言

在集成電路中，加法是最重要的一種邏輯運(yùn)算。 通過按不同的方式組合加法器模塊，我們能實(shí)現(xiàn)諸如快速加法器之類的許多功能，而增加運(yùn)算速度并減少基礎(chǔ)加法器電路的復(fù)雜程度在實(shí)際設(shè)計(jì)集成電路時(shí)非常重要。雖然基于MOS工藝的加法器等電路廣泛應(yīng)用于現(xiàn)代電子行業(yè)，但隨著器件小型化及提升運(yùn)行速度的需求越來越旺盛， MOS 工藝的局限性逐漸凸顯了出來，例如其最小僅能達(dá)到幾百微米級(jí)，且具有量子效應(yīng)和對(duì)微小電流不敏感等特性。另外，繼續(xù)在已經(jīng)開發(fā)到極限MOS 器件上繼續(xù)拓展新應(yīng)用的經(jīng)濟(jì)效益很低[1]。

相比之下，單電子晶體管（Single-electron Transistor,SET）則擁有極低功耗、更小的納米級(jí)工藝制程、以及實(shí)現(xiàn)更多的邏輯功能等巨大潛力，這是由于其在縮小空間的同時(shí)還擁有其獨(dú)有的庫(kù)倫阻塞效應(yīng)。然而目前純粹的SET 器件因靈敏度極高而很容易受干擾，并且必須在較低溫度下才能展現(xiàn)良好的電流特性，甚至不能在一般室溫條件下正常運(yùn)轉(zhuǎn)。因此，當(dāng)前最好的解決方法是將SET 和MOS 工藝結(jié)合起來制成一種全新的SETMOS 混合電路，如此便可最大限度地降低SET 器件固有的缺陷。

本文首先將通過基礎(chǔ)SETMOS 混合邏輯電路構(gòu)建一個(gè)加法器，然后在此基礎(chǔ)上發(fā)展出一種全新的超前進(jìn)位加法器(carry look-ahead adder, CLA) ，以此來替代傳統(tǒng)的由全加器組成的加法器，并提高了電路的可靠性及運(yùn)算速度。

1 SETMOS 基礎(chǔ)邏輯門電路

1.1 單電子晶體管

SET 晶體管結(jié)構(gòu)包含2 個(gè)隧道結(jié)和數(shù)個(gè)電容。通常意義上， SET是由源極、漏極、1個(gè)夾在2處隧道結(jié)之間的“島”、以及控制島內(nèi)電子數(shù)量的門電容所組成的。SET 結(jié)構(gòu)在納米級(jí)的電路下具有良好表現(xiàn)，因?yàn)樗梢曰趲?kù)倫阻塞定律精準(zhǔn)地將微小的電子一個(gè)接一個(gè)地傳導(dǎo)，如此便可精細(xì)控制電流并降低功耗。

與MOS 管一樣，SET 管也存在源極、漏極和柵極，不同的是后者的源極、漏極為隧道結(jié)，而柵極則是集成在SET 管中的電容。通常SET可以包含單個(gè)或多個(gè)電容，即擁有單個(gè)或多個(gè)柵極[2]。圖1 展示了一個(gè)雙柵SET 管的電路結(jié)構(gòu)，本文主要采用雙柵SET 來組合電路。

圖1 雙柵SET 管

1.2 純SET 結(jié)構(gòu)門電路的局限

然而，SET管對(duì)背景電荷等許多類型的干擾都極為敏感；更有甚者，SET 管只有在溫度極低的情況下才能運(yùn)行良好，在常溫下工作時(shí)則會(huì)功能紊亂，這是由于SET 器件工作時(shí)所產(chǎn)生的庫(kù)倫震蕩現(xiàn)象會(huì)隨著溫度升高而幅度逐漸減小甚至幾近消失。相關(guān)研究表明SET 管的理想運(yùn)行溫度十分接近絕對(duì)零度[3]，至少得保持在比較接近絕對(duì)零度的條件下方可維持功能。圖2 展示了軟件仿真的一種純SET 非門分別在0K（-273.15℃）和100K（-173.15℃）時(shí)的特性曲線[4]，從中可以看到SET 電路在遠(yuǎn)遠(yuǎn)低于0℃時(shí)就已經(jīng)出現(xiàn)了嚴(yán)重的失真現(xiàn)象，且電壓幅度范圍也大為縮水。上述問題極大限制了SET 元器件在實(shí)際復(fù)雜條件下的應(yīng)用。

圖2 純SET 非門電路在不同溫度下的特性曲線

與SET 相比，MOS 的對(duì)外敏感度和輸出阻抗更低，但電壓增益卻很高，且作為常用器件的MOS 擁有良好的可靠性與環(huán)境適應(yīng)性。這兩類器件在直觀的對(duì)外接口和整體功能上都十分相似，具備協(xié)同使用的條件。將它們?nèi)诤掀饋硪欢ǔ潭壬霞瓤山Y(jié)合二者獨(dú)有的優(yōu)點(diǎn)，又能降低雙方各自的缺陷。特別是對(duì)于SET 來說，MOS 良好的溫度承受能力具有無與倫比的補(bǔ)償作用[5]。

1.3 SETMOS 混合非門電路單元

圖3 演示了一種基于SETMOS 混合工藝構(gòu)建的反相器，即非門。其中Vin表示輸入電壓，Vout表示輸出電壓。功能上它等同于純粹的MOS 非門，但電路上則將下拉MOS 晶體管替換成了1 個(gè)SET 管[6]。

圖3 SETMOS 混合器件構(gòu)建的非門

圖中的SET 選用了MIB 提供的雙柵模型[7]，其相關(guān) 參 數(shù) 設(shè) 置 如 下：CG1=CG2=0.3aF，CD=CS=0.3aF，RD=RS=1MΩ。其中CG1、CG2為柵極電容，CD為漏極電容，CS為源極電容，RD為漏極電阻，RS為源極電阻。而SETMOS結(jié)構(gòu)中的MOS 應(yīng)選用NMOS 來與SET 相匹配[8]，本文選用的是CMOSP18 模型。MOS 管的相關(guān)參數(shù)設(shè)置如下：W=500nm，L=180nm。其中W、L 分別為MOS 管溝道的長(zhǎng)度和寬度。此外，通常需要提供不低于300mV 來啟動(dòng)CMOSP18 模型。這里設(shè)置Vdc1=365mV，Vdc2=750mV。

圖4 SETMOS 與非門

與同類MOS 電路結(jié)構(gòu)相比，這種設(shè)計(jì)方式顯著降低了非門的總功耗（約幾百pW）和傳輸延遲時(shí)間（低于100ns）[9]。

圖5 SETMOS 或非門

圖6 SETMOS 異或門

1.4 其他混合邏輯電路單元

同理，我們可以創(chuàng)造出其他由混合器件構(gòu)建的與非門、或非門和異或門，其電路原理分別如圖4、圖5、圖6 所示。在SETMOS 與非門中，設(shè)置Vdc1=365mV，Vdc2=750mV，Vdc3=750mV；在SETMOS 或非門中，設(shè)置Vdc1=750mV，Vdc2=750mV，Vdc3=365mV；在SETMOS 異或門中，設(shè)置Vdc1=750mV，Vdc2=750mV，Vdc3=365mV。

將SETMOS 非門與上述與非門、或非門串聯(lián)起來，就可以得到SETMOS 結(jié)構(gòu)的與門、或門等其他混合邏輯電路。

SETMOS 門電路同常規(guī)門電路一樣，可以加以組合連接從而形成能執(zhí)行更復(fù)雜功能的集成電路。但需要注意，在一條電路線路中不要同時(shí)串聯(lián)過多的SETMOS 門，因?yàn)镾ETMOS 電路的輸出有時(shí)會(huì)有幾毫伏甚至十幾毫伏的衰減，在不添加任何放大電路的前提下，串聯(lián)SETMOS 電路中的衰減經(jīng)過疊加后會(huì)變得很可觀，導(dǎo)致傳輸線路后方的門電路從前方電路得到的輸入信號(hào)越來越微弱，對(duì)閾值的設(shè)定的精度要求將變得十分苛刻。此外，由于SET 本身容易受干擾的特性并未因與MOS 融合而完全消除，各種形式的干擾也更容易使后方門電路得到的輸入波動(dòng)從而干擾閾值判斷。

由于本文討論的CLA 電路結(jié)構(gòu)具有明顯的并行特征，因此通過SETMOS 門電路來構(gòu)建CLA 可以在很大程度上規(guī)避傳統(tǒng)加法器在進(jìn)行多位運(yùn)算時(shí)需要串聯(lián)許多全加器的問題，電路的可靠性將有所保障。

2 SETMOS 超前進(jìn)位加法器

2.1 CLA 原理

加法運(yùn)算經(jīng)常需要進(jìn)位，而可以實(shí)現(xiàn)單獨(dú)1 位加法并計(jì)算進(jìn)位的全加器是最基礎(chǔ)的加法器之一，同時(shí)也是組成其他大多數(shù)邏輯運(yùn)算電路的基本邏輯單元之一。1 個(gè)單位全加器可由2 個(gè)與門、2 個(gè)或非門以及1 個(gè)或門組合構(gòu)建。 若想實(shí)現(xiàn)多位相加功能，只需組合數(shù)個(gè)最基本的單位全加器，也就是把前一位全加器的進(jìn)位輸出與后一位全加器的進(jìn)位輸入串聯(lián)，如此便生成了脈沖進(jìn)位加法器。

脈沖進(jìn)位加法器結(jié)構(gòu)簡(jiǎn)單卻有很多局限，因?yàn)槿绻胍\(yùn)算得到最終結(jié)果，加法器的每一位都需要先從上一位獲悉進(jìn)位結(jié)果才能進(jìn)行本位求和，進(jìn)而再將本位進(jìn)位傳遞給下一位，這種一次只能處理一位數(shù)據(jù)的運(yùn)算方式將大幅降低電子器件的運(yùn)行速度[10]。除此之外，如果直接使用SETMOS 混合設(shè)計(jì)來實(shí)現(xiàn)全加器進(jìn)而實(shí)現(xiàn)脈沖進(jìn)位加法器，其可靠性更加難以得到保證，因?yàn)镾ETMOS 混合后的電路對(duì)外界干擾仍然有一定的敏感性，一旦構(gòu)成脈沖進(jìn)位加法器的某一位全加器因受到干擾而產(chǎn)生錯(cuò)誤的進(jìn)位，將會(huì)影響到全部后續(xù)其他位的運(yùn)算結(jié)果。

為了提高SETMOS 多位加法器的運(yùn)算速度和電路可靠性，組建具有平行運(yùn)算結(jié)構(gòu)的超前進(jìn)位加法器更加合理。本文所展示的例子是SETMOS 結(jié)構(gòu)下的3 位超前進(jìn)位加法器。

在數(shù)學(xué)上，加法器第i 位的運(yùn)算結(jié)果Si可由下面公式求得：

式中Xi和Yi分別表示第i 位的加數(shù)和被加數(shù)，Ci則表示來自前一位的進(jìn)位。而第i 位向第i+1 位所提供的進(jìn)位Ci+1則如下所示：

為了切斷進(jìn)位鏈，如果設(shè)定2 個(gè)中間變量Gi和Pi如下：

可得到：

展開公式(6)后，各位的Ci可由下列公式表示：

通過公式(3)、(4)、(5)、(7)、(8)、(9)可以設(shè)計(jì)出3 位CLA 的原理圖，具體如圖7 所示。

從原理圖中不難看出，每一位的進(jìn)位輸入Ci是同時(shí)獨(dú)立生成的，不同位的Ci的與其他位的進(jìn)位輸出Ci+1沒有直接關(guān)系，因此可以同時(shí)生成全部各位的求和。

2.2 基于混合電路的CLA

將先前設(shè)計(jì)的各SETMOS 邏輯單元帶入圖7 所示的原理圖中，最終我們可以得到采用SETMOS 器件構(gòu)建的3 位CLA。

圖7 3 位CLA 原理圖

為了驗(yàn)證基于混合SETMOS 結(jié)構(gòu)CLA 的正確性，需對(duì)其進(jìn)行功能性能測(cè)試。這里我們通過CADENCE 進(jìn)行軟件仿真，并分別按照表1 中的數(shù)值賦予加法器的輸入X、Y、C1，它們的大小可以在0V 及100mV（或低于100mV 但高于80mV 的某個(gè)值）兩個(gè)電壓值之間選取。其中X、Y 均為矩形脈沖數(shù)組，形成多種不同的3 位二進(jìn)制加數(shù)組合對(duì)，而C1則表示X、Y 相加時(shí)來自第0 位的進(jìn)位，每一個(gè)C1對(duì)應(yīng)一組X、Y。所有的測(cè)試均模擬在室溫（27℃）條件下進(jìn)行。

3 測(cè)試結(jié)果及分析

3.1 功能測(cè)試結(jié)果

軟件仿真的結(jié)果如圖8 所示，從圖中可以看到SETMOS 加法器的脈沖波形基本良好。將測(cè)試結(jié)果轉(zhuǎn)換成二進(jìn)制數(shù)值的形式后，得到的運(yùn)算結(jié)果如表1 所示。其中Ci表示進(jìn)行第i 位加法運(yùn)算時(shí)來自之前一位的進(jìn)位值，S 表示X、Y、C1相加后得到的最終3 位加法運(yùn)算結(jié)果，Ci+1表示第i 位運(yùn)算后應(yīng)當(dāng)向下一位、即第i+1 位輸送的進(jìn)位值。

以序列1 的輸入組合為例，加數(shù)X 和Y 分別為3 位二進(jìn)制數(shù)1 0 1 和1 1 0，他們?cè)谙嗉訒r(shí)也要同步與來自第0 位的初始進(jìn)位C1相加，此刻C1等于1。經(jīng)過SETMOS 架構(gòu)的CLA 運(yùn)算后得到的3 位二進(jìn)制輸出結(jié)果S 為0 1 1，而每一位運(yùn)算所產(chǎn)生的的對(duì)下一位的進(jìn)位Ci+1為1 1 1。

總結(jié)一下可以簡(jiǎn)單描述為：X、Y、C1相加后得到了結(jié)果為0 1 1 的3 位二進(jìn)制數(shù)值，并繼續(xù)向3 位CLA 以外的第4 位產(chǎn)生了高電平進(jìn)位C4。這一結(jié)果完全符合加法運(yùn)算規(guī)律，同理其他序列的運(yùn)算組合經(jīng)由SETMOS 架構(gòu)的CLA 得到的結(jié)果也完全正確。輸出波形上，只要將閾值設(shè)置在高低電平中間位置即可妥善將二進(jìn)制的0、1 區(qū)分出來。因此從功能性能的角度來看，SETMOS 混合器件可以在常溫下實(shí)現(xiàn)超前進(jìn)位加法計(jì)算。

圖8 3 位SETMOS 結(jié)構(gòu)CLA 的輸入輸出脈沖仿真結(jié)果

表1 SETMOS CLA測(cè)試輸入及結(jié)果(27 ℃)

3.2 性能提升

（1）電路復(fù)雜度：相較于MOSFET， SET 管內(nèi)已經(jīng)集成了電容結(jié)構(gòu)，因此在設(shè)計(jì)SETMOS 混合電路CLA 時(shí)不需要額外添加電容，更加便于設(shè)計(jì)連線。

（2）尺寸：作為納米電子器件的SET 拉低了混合電路的整體尺寸，同時(shí)由于不需要額外添加電容進(jìn)一步節(jié)省了空間。

（3）功耗：3 位SETMOS 結(jié)構(gòu)的CLA 中間及輸出電壓功耗及發(fā)熱情況均不高，一般只有幾納瓦甚至更低。

（4）運(yùn)算速度：與同等復(fù)雜程度的MOS 加法器相比，SETMOS 加法器運(yùn)行速度更快，這是由于每個(gè)混合邏輯電路門均比純MOS 門節(jié)省了十幾甚至幾十納秒的間隔時(shí)間，而基于超前進(jìn)位加法器的原理，最終總共可以節(jié)省4log4N倍的間隔時(shí)間，其中N 表示加法器位數(shù)。通常3 位CLA 在SETMOS 結(jié)構(gòu)下可以比通常的MOS 加法器快0.6～3.5 微秒。

4 結(jié)語(yǔ)

本文所介紹的基于混合SETMOS 晶體管結(jié)構(gòu)的超前進(jìn)位加法器擁有比常規(guī)MOS 加法器更快的運(yùn)行速度和更小的尺寸，并且通過結(jié)合SET 與MOS 兩種類型的器件一定程度上彌補(bǔ)了SET 固有的缺陷，使其初步具備實(shí)際應(yīng)用的條件。接下來的研究方向與改進(jìn)空間主要在于能否實(shí)現(xiàn)SET 器件在更加惡劣環(huán)境、尤其是高溫條件下的正常工作。一旦在溫度問題上形成突破，SET 器件將有很大潛力成為下一代集成控制電路的核心部分，實(shí)現(xiàn)電子制造設(shè)計(jì)領(lǐng)域的重大飛躍。