非揮發(fā)性半導(dǎo)體存儲(chǔ)器技術(shù)探究

陳冠源

摘要：隨著半導(dǎo)體技術(shù)的進(jìn)步，傳統(tǒng)的半導(dǎo)體存儲(chǔ)技術(shù)難以滿足人們不斷增長(zhǎng)的信息存儲(chǔ)需求。研究性能更加先進(jìn)的非揮發(fā)性半導(dǎo)體存儲(chǔ)器成為現(xiàn)階段存儲(chǔ)器行業(yè)的研究熱點(diǎn)。在此背景下，本文針對(duì)新型非揮發(fā)性存儲(chǔ)器的制備及機(jī)理以及存儲(chǔ)器芯片設(shè)計(jì)進(jìn)行探究，以供參考。

關(guān)鍵詞：非揮發(fā)性 存儲(chǔ)器 半導(dǎo)體

隨著集成電路的密度、性能的不斷提升，半導(dǎo)體存儲(chǔ)器性能要求不斷提升，超大容量、超高密度，超低功耗的半導(dǎo)體存儲(chǔ)器成為存儲(chǔ)器技術(shù)發(fā)展的重要方向。在此背景下，本文針對(duì)我國(guó)非揮發(fā)性半導(dǎo)體存儲(chǔ)器技術(shù)進(jìn)行探究，重點(diǎn)研究相關(guān)的芯片電路設(shè)計(jì)技術(shù)，針對(duì)存儲(chǔ)器陣列、系統(tǒng)架構(gòu)、各模塊設(shè)計(jì)進(jìn)行探討。

1 非揮發(fā)性半導(dǎo)體存儲(chǔ)器概述

非揮發(fā)性半導(dǎo)體存儲(chǔ)器是相對(duì)揮發(fā)性存儲(chǔ)器而言的一種半導(dǎo)體存儲(chǔ)器，是指在斷電后依然可以長(zhǎng)時(shí)間保存信息的存儲(chǔ)器。例如，人們常用的Flash存儲(chǔ)器就屬于非揮發(fā)性存儲(chǔ)器，然而現(xiàn)階段半導(dǎo)體存儲(chǔ)器行業(yè)的研究熱點(diǎn)集中于鐵電存儲(chǔ)器、相變存儲(chǔ)器、磁存儲(chǔ)器、電阻式存儲(chǔ)器這四種非揮發(fā)性半導(dǎo)體存儲(chǔ)器上。

2 非揮發(fā)性半導(dǎo)體存儲(chǔ)器陣列及系統(tǒng)架構(gòu)

2.1 非揮發(fā)性半導(dǎo)體存儲(chǔ)器陣列結(jié)構(gòu)

非揮發(fā)性存儲(chǔ)器數(shù)據(jù)通路寬度通常為8位，可以將其分成8個(gè)大小均為4M的陣列塊，每一塊在編程、讀數(shù)據(jù)時(shí)都只能進(jìn)行位操作。為提高譯碼電路密度，需要將陣列塊進(jìn)一步分成2kx8x4x64，2k為字線的數(shù)量，位線部分有漏端、源端兩種位線，其中源端的位線數(shù)量為三十二條，漏端的位線數(shù)量三十三條。該模塊作為電路級(jí)最小的模塊需譯碼電路，靈敏放大器、電源管理等模塊作為配套模塊才能正常運(yùn)行可見非揮發(fā)性半導(dǎo)體存儲(chǔ)器陣列系統(tǒng)模塊主要包括靈敏放大器、譯碼器、電源管理、ATD、數(shù)據(jù)通路等功能模塊。

2.2 非揮發(fā)性半導(dǎo)體存儲(chǔ)器讀寫時(shí)序

需先選中需讀寫的單元，但讀比寫復(fù)雜。在讀操作時(shí)先要監(jiān)測(cè)存儲(chǔ)器地址信號(hào)，然后發(fā)送信號(hào)控制靈敏放大器對(duì)位線預(yù)充電，在此基礎(chǔ)上完成比較讀操作，但在新型的非揮發(fā)性半導(dǎo)體存儲(chǔ)器中寫操作只需要選擇單元，提供相應(yīng)的電位就可以實(shí)現(xiàn)。

3 非揮發(fā)性半導(dǎo)體存儲(chǔ)器電路模塊

3.1 譯碼器電路模塊

存儲(chǔ)芯片中的關(guān)鍵模塊譯碼器電路模塊的設(shè)計(jì)，不同存儲(chǔ)器的陣列結(jié)構(gòu)和存儲(chǔ)單元的特性對(duì)譯碼器的要求不同。存儲(chǔ)陣列總共包括2048條字線，因而需II位地址線。在進(jìn)行相應(yīng)操作時(shí)，要確保能夠?qū)θ康拇鎯?chǔ)單元尋址，因此，譯碼器必須能夠?qū)崿F(xiàn)完全譯碼。一般來說，譯碼器電路模塊方案由以下兩種。第～種，依據(jù)輸入的與門實(shí)現(xiàn)操作。第二種，采用分級(jí)譯碼的思想。對(duì)于超高密度、譯碼器空間有限的非揮發(fā)性半導(dǎo)體存儲(chǔ)器存儲(chǔ)單元來說，應(yīng)該選用第二種譯碼器模塊方案。位線譯碼器的地址線區(qū)的命名方式和子線的命名方式不一樣，但同樣需經(jīng)分級(jí)譯碼對(duì)地址信號(hào)進(jìn)行編碼解譯，以便選中存儲(chǔ)單元的源端、漏端。

3.2 靈敏放大器電路模塊

靈敏放大電路模塊的設(shè)計(jì)需要綜合考慮多種因素，包括怎么提升數(shù)據(jù)讀取速度，怎么降低功耗，怎么提高抗電源干擾的能力，怎么縮小減少靈敏放大器體積怎么提高低電壓狀態(tài)下靈敏放大器的性能。必須權(quán)衡這些問題，找到平衡點(diǎn)才能使靈敏放大器獲得最佳性能。應(yīng)該根據(jù)具體的存儲(chǔ)器性能要求、工藝特性選用合適的靈敏放大器結(jié)構(gòu)。如常用雙支路負(fù)載靈敏放大器結(jié)構(gòu)，精簡(jiǎn)了源端位線譯碼選擇管的等效晶體管。

3.3 地址跳變探測(cè)器ATD電路設(shè)計(jì)

對(duì)于同步時(shí)序電路，芯片信號(hào)由時(shí)鐘信號(hào)觸發(fā)，所有信號(hào)同步。但存儲(chǔ)器是異步電路，需要一個(gè)信號(hào)來觸發(fā)所有信號(hào)并同步讀數(shù)據(jù)。雖然讀操作與外部時(shí)鐘無關(guān)，但同樣在讀路徑的內(nèi)部需要偽時(shí)鐘檢測(cè)地址信號(hào)、芯片信號(hào)、字線、位線譯碼信號(hào)等來逐步的觸發(fā)整個(gè)讀過程。地址跳變探測(cè)器ATD可滿足上述要求，ATD電路的基本結(jié)構(gòu)為輸入信號(hào)IN保持不變作為異或門輸入，另一路經(jīng)過延時(shí)單元與另一路進(jìn)行異或后得到一個(gè)脈沖信號(hào)OUT，將OUT信號(hào)進(jìn)行或非之后對(duì)每個(gè)輸入進(jìn)行探測(cè)。輸出方向器可調(diào)整以滿足驅(qū)動(dòng)能力。OUT脈沖信號(hào)的脈沖寬度由DELAY單元延時(shí)值確定。

3.4 控制邏輯電路

存儲(chǔ)器芯片控制邏輯電路模塊的主要作用是輸出控制信號(hào)，以實(shí)現(xiàn)控制非揮發(fā)性半導(dǎo)體存儲(chǔ)器數(shù)據(jù)的傳輸方向、切換存儲(chǔ)器的工作模式等操作。雖然芯片的控制邏輯電路功能區(qū)別于復(fù)雜程度更高的CPU控制邏輯電路，但二者的設(shè)計(jì)思路是相同的，均可根據(jù)ASIC流程設(shè)計(jì)模塊。對(duì)于控制信號(hào)不多的非揮發(fā)性半導(dǎo)體存儲(chǔ)器芯片控制邏輯電路，由于其邏輯簡(jiǎn)單，可以按照功能將其分成多個(gè)模塊，如編程控制、模式選擇等模塊。其中后者輸出存儲(chǔ)器在個(gè)各種工作模式下的控制信號(hào)，前者輸出譯碼器的控制信號(hào)。

3.5 電源管理模塊

電源管理模塊主要作用是為非揮發(fā)性存儲(chǔ)器芯片提供電壓，能夠保證非揮發(fā)性存儲(chǔ)器在讀取數(shù)據(jù)時(shí)提供足夠的電壓。芯片的電壓由外部提供，因此芯片沒必要設(shè)計(jì)電壓生成電路，這大大簡(jiǎn)化了模塊設(shè)計(jì)，提高存儲(chǔ)器芯片的穩(wěn)定性。VDD、VREG輸入信號(hào)為外部提供的電源，輸出信號(hào)接到電平轉(zhuǎn)換電路電源完成電平切換。為保證讀寫切換過程中的電壓，控制信號(hào)必須滿足時(shí)序要求，當(dāng)讀信號(hào)變?yōu)閷懶盘?hào)時(shí)，ENAVCCn信號(hào)從低電平變?yōu)楦唠娖?，之后ENAVREGn信號(hào)轉(zhuǎn)換成有效信號(hào)。當(dāng)編程結(jié)束后讀寫信號(hào)由寫變?yōu)樽x時(shí)，讀信號(hào)變?yōu)榈陀行盘?hào)，ENAVREGn信號(hào)應(yīng)該先轉(zhuǎn)為無效，ENAVCCn信號(hào)再轉(zhuǎn)為有效信號(hào)避免當(dāng)轉(zhuǎn)換至讀取狀態(tài)時(shí)，電源提供的電壓不符合要求，給低閾值管電路造成損害甚至產(chǎn)生錯(cuò)誤邏輯為滿足上述的時(shí)序要求，可以考慮以下兩種方法。第一種方法，借助外部專用的時(shí)序電路滿足時(shí)序要求，第二種方法，利用系統(tǒng)內(nèi)置的時(shí)序電路滿足時(shí)序要求。第一種方法需要配備專門的管腳，緩沖器等相關(guān)電路，對(duì)于走線來說難度更大。而對(duì)于采用異步電路的存儲(chǔ)器來說，為了保證電源管理模塊的正常運(yùn)行，確保系統(tǒng)的穩(wěn)定性，應(yīng)選用第二種方案，在電源管理模塊中內(nèi)置產(chǎn)生控制信號(hào)的電路，產(chǎn)生ENAVCCn和ENAVREGn兩個(gè)控制信號(hào)之間的延時(shí)差，延時(shí)值可調(diào)整。使兩個(gè)信號(hào)之間相差延時(shí)值為80ns左右，這就能很好的滿足要求，避免讀寫切換造成的錯(cuò)誤狀態(tài)。

4 結(jié)束語

綜上所述，存儲(chǔ)單元的電學(xué)特性和工藝特點(diǎn)是設(shè)計(jì)存儲(chǔ)器的重要依據(jù)。本次探究的非揮發(fā)性半導(dǎo)體存儲(chǔ)器芯片依據(jù)其電壓結(jié)構(gòu)特性，采取優(yōu)化系統(tǒng)架構(gòu)措施，優(yōu)化電路設(shè)計(jì)，提升存儲(chǔ)器讀寫速度，降低存儲(chǔ)器的功耗。具體電路模塊設(shè)計(jì)包括：譯碼器電路設(shè)計(jì)、靈敏放大電路設(shè)計(jì)、地址跳變探測(cè)器ATD電路設(shè)計(jì)、控制邏輯電路設(shè)計(jì)、電源管理模塊設(shè)計(jì)，本文所探究的存儲(chǔ)器讀取性能滿足使用要求。

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