A320飛機(jī)機(jī)載RMP模擬器設(shè)計(jì)

王凱 崔海青 郭官朋

關(guān)鍵詞： 無(wú)線電管理面板; 模擬器設(shè)計(jì); Verilog HDL; MC8051IP核; 現(xiàn)場(chǎng)可編程門陣列; ARINC429

中圖分類號(hào)： TN710.9?34; V243.1 ? ? ? ?文獻(xiàn)標(biāo)識(shí)碼： A ? ? ? ? ? ? ? ? ? ? ? ? ?文章編號(hào)： 1004?373X（2019）14?0005?04

Design of airborne RMP simulator for A320 aircraft

WANG Kai， CUI Haiqing， GUO Guanpeng

（College of Electronic Information and Automation， Civil Aviation University of China， Tianjin 300300， China）

Abstract： How to realize the design of A320′s airborne radio management panel （RMP） is mainly expounded in this paper. The airborne RMP of the A320 consists of four parts of encoding， decoding， receiving and sending. Taking the FPGA as the main control chip， the element instantiation is conducted for the MC8051IP Core by using the Verilog HDL， and the functions such as encoding， decoding and display of the RMP are realized by using the C language. The receiving module and sending module of the ARINC429 are realized by using the Verilog HDL and analog circuit， so as to realize the functions of receiving and sending 32?bit ARINC429 frequency words for the RMP. The test results show that the system can realize the basic functions of the RMP.

Keywords： RMP; simulator design; Verilog HDL; MC8051IP Core; FPGA; ARINC429

0 ?引 ?言

本課題設(shè)計(jì)的基本目標(biāo)是使RMP（無(wú)線電管理面板）能夠?qū)崿F(xiàn)對(duì)機(jī)載無(wú)線電設(shè)備的基本管理，能夠發(fā)送32位頻率字，實(shí)現(xiàn)無(wú)線電設(shè)備的調(diào)諧。本課題主要參考RMP的CMM[1]（部件維護(hù)手冊(cè)），使用模擬電路和FPGA，并且使用MC8051IP Core（知識(shí)產(chǎn)權(quán)核）完成編碼和解碼等工作，以此設(shè)計(jì)出RMP模擬器。相比之前的RMP，本課題所設(shè)計(jì)的RMP處理電路采用以FPGA為基礎(chǔ)的微處理硬件技術(shù)，F(xiàn)PGA具有高可靠性和高處理速度的優(yōu)勢(shì)[2]。以FPGA為基礎(chǔ)的RMP使得零件數(shù)量減少，機(jī)載設(shè)備的質(zhì)量減輕，系統(tǒng)的復(fù)雜性降低，提高了系統(tǒng)的可靠性、處理速度和能力。

1 ?功能需求

RMP是一個(gè)集成無(wú)線電頻率控制組件，用于控制無(wú)線電通信設(shè)備和無(wú)線電導(dǎo)航設(shè)備，RMP的首要功能是進(jìn)行無(wú)線電頻率傳輸。當(dāng)按鈕被按下選擇一個(gè)無(wú)線電通信系統(tǒng)時(shí)，起作用的和當(dāng)前的頻率被顯示在頻率窗口，并且可以用旋鈕改變顯示在STANDBY窗口的頻率，而以輸入的最新數(shù)據(jù)作為當(dāng)前新的頻率?？傮w功能如圖1所示。

圖1中以A320的RMP為例，列出了與其通信的無(wú)線電系統(tǒng)，如VHF（甚高頻收發(fā)機(jī)）、HF（高頻收發(fā)機(jī)）、ILS（儀表著陸系統(tǒng)）、VOR（甚高頻全向信標(biāo)）、DME（測(cè)距機(jī)）和ADF（自動(dòng)定向機(jī)）。

2 ?通信協(xié)議

ARINC429總線采用串行差分方式傳輸，接收發(fā)送相互獨(dú)立，傳輸距離較遠(yuǎn)，抗共模干擾強(qiáng)，而且數(shù)據(jù)豐富、精度高、技術(shù)簡(jiǎn)單成本低[3]。其可以多個(gè)接收端和只有一個(gè)發(fā)送端，發(fā)送32位的頻率字和大于或等于4個(gè)碼元周期的空狀態(tài)，并且分為高速100 Kb/s和低速12.5 Kb/s，介質(zhì)為雙絞屏蔽線。傳輸信號(hào)的調(diào)制方式是雙極性歸零碼[4]。ARINC429信號(hào)如圖2所示。

3 ?系統(tǒng)結(jié)構(gòu)

RMP系統(tǒng)圖如圖3所示。由圖3可知，RMP由編碼器、解碼器、發(fā)送器、接收器和數(shù)碼管鍵盤旋鈕等組成。編碼器和解碼器主要在MC8051IP Core上以C語(yǔ)言的形式實(shí)現(xiàn)，發(fā)送器和接收器以Verilog HDL[5?6]實(shí)現(xiàn)，通過(guò)ARINC429將總線數(shù)據(jù)傳到無(wú)線電設(shè)備，并且實(shí)現(xiàn)無(wú)線電設(shè)備的調(diào)諧。通過(guò)鍵盤選擇需要調(diào)諧的機(jī)載無(wú)線電設(shè)備，當(dāng)選定好無(wú)線電設(shè)備后，LCD1602顯示的STANDBY窗口跳轉(zhuǎn)到選擇的系統(tǒng)，通過(guò)旋鈕選擇調(diào)諧頻率;然后將選擇好的機(jī)載設(shè)備的LABEL位和調(diào)諧頻率經(jīng)過(guò)編碼器編成32位的ARINC429頻率字，經(jīng)過(guò)發(fā)送器發(fā)送出去;當(dāng)接收器接收到返回的調(diào)諧頻率時(shí)，與調(diào)諧設(shè)備的LABEL位和發(fā)送的數(shù)據(jù)相同則設(shè)備調(diào)諧成功，并顯示在LCD1602上。

4 ?模塊實(shí)現(xiàn)

4.1 ?ARINC429發(fā)送模塊設(shè)計(jì)與實(shí)現(xiàn)

4.1.1 ?ARINC429發(fā)送模塊原理

ARINC發(fā)射模塊的作用是將FPGA產(chǎn)生的數(shù)據(jù)轉(zhuǎn)化為定義的電信號(hào)格式。總線是由A，B兩路組成的差分信號(hào)，并且為雙極性歸零碼。當(dāng)數(shù)據(jù)為1時(shí)，A線輸出高電平，B線輸出低電平;當(dāng)數(shù)據(jù)為0時(shí)，A線輸出低電平，B線輸出高電平。再經(jīng)過(guò)兩個(gè)減法器形成差分信號(hào)輸出，A?B時(shí)，當(dāng)數(shù)據(jù)為1，減法器輸出為5 V，當(dāng)數(shù)據(jù)為0，減法器輸出為-5 V;B?A時(shí)，當(dāng)數(shù)據(jù)為1，減法器輸出為-5 V，當(dāng)數(shù)據(jù)為0，減法器輸出為5 V，以此形成雙路的差分信號(hào)[7]。

發(fā)送原理圖如圖4所示，從FPGA接收到SA和SB兩路數(shù)據(jù)后，先經(jīng)過(guò)積分器使其能滿足上升下降沿的要求，然后經(jīng)過(guò)兩路減法器（SA?SB和SB?SA）形成差分信號(hào)，最后經(jīng)過(guò)射極跟隨器以提高帶負(fù)載能力。

4.1.2 ?Verilog HDL設(shè)計(jì)

ARINC429的收發(fā)速率包括100 Kb/s和12.5 Kb/s。本次設(shè)計(jì)能夠以12.5 Kb/s的速率發(fā)送ARINC429數(shù)據(jù)字，數(shù)據(jù)字之間能夠插入4位碼元周期的空閑時(shí)間，其中發(fā)送模塊Verilog HDL設(shè)計(jì)包括分頻器、數(shù)據(jù)緩存器、狀態(tài)寄存器等。

對(duì)于分頻器，由12.5 Kb/s的通信速率可以求得每個(gè)碼元周期為80 μs，因此時(shí)鐘的周期為40 μs。由此得到分頻率器的分頻比為1 999。由于程序采用了16倍的分頻，因此最終的分頻比為124。

數(shù)據(jù)緩存器用于緩存從編碼器傳輸過(guò)來(lái)的32位頻率字。

狀態(tài)寄存器由6個(gè)狀態(tài)組成，分別是FREE，REQU，WAIT，GETD，SEND及NULL。狀態(tài)寄存器的工作過(guò)程為當(dāng)發(fā)送模塊處于FREE狀態(tài)時(shí)，其不向外發(fā)送信號(hào)，對(duì)數(shù)據(jù)緩存是否已經(jīng)有32位并行數(shù)據(jù)輸入進(jìn)行檢測(cè)，當(dāng)數(shù)據(jù)緩存器有32位并行數(shù)據(jù)輸入時(shí)進(jìn)入REQU狀態(tài)，數(shù)據(jù)緩存器將數(shù)據(jù)傳送給該模塊后，進(jìn)入WAIT狀態(tài)，接收完數(shù)據(jù)后進(jìn)入GETD模式，當(dāng)數(shù)據(jù)和時(shí)鐘都已經(jīng)發(fā)送完成后，進(jìn)入NULL狀態(tài)，NULL狀態(tài)向外發(fā)送4個(gè)空白的碼元周期，發(fā)送完后轉(zhuǎn)為下個(gè)發(fā)送周期。發(fā)送器狀態(tài)圖如圖5所示。

當(dāng)數(shù)據(jù)緩存器接收到編碼器傳輸過(guò)來(lái)的數(shù)據(jù)時(shí)，狀態(tài)機(jī)開(kāi)始循環(huán)，不斷向外發(fā)送32位頻率字，直到下一組數(shù)據(jù)的到來(lái)，再轉(zhuǎn)為發(fā)送新到來(lái)的數(shù)據(jù)。

4.2 ?ARINC429接收模塊設(shè)計(jì)與實(shí)現(xiàn)

4.2.1 ?接收模塊原理

接收模塊接收到差分信號(hào)后，先用減法器提取出差分信號(hào)的數(shù)據(jù)，然后用兩路比較器將差分信號(hào)輸出的數(shù)據(jù)與0電平進(jìn)行比較，并將其轉(zhuǎn)換為A和B兩路的單極性歸零碼。

接收模塊原理圖如圖6所示，ARINC429接收模塊由減法器、比較器組成。當(dāng)傳輸NULL時(shí)，HI_in和LO_in輸入都為0電平，經(jīng)過(guò)減法器和比較器輸出為低電平;當(dāng)傳輸0時(shí)，HI_in輸入-5 V，LO_in輸入+5 V，經(jīng)過(guò)減法器和比較器后，A輸出低電平，B輸出高電平;當(dāng)傳輸1時(shí)，HI_in輸入+5 V，LO_in輸入-5 V，經(jīng)過(guò)減法器和比較器后，A輸出高電平，B輸出低電平。

4.2.2 ?接收模塊Verilog HDL設(shè)計(jì)

為了提高傳輸?shù)恼_性，對(duì)每個(gè)碼元周期進(jìn)行8位采樣，前半部分和后半部分各采樣4次，4個(gè)采樣的數(shù)據(jù)進(jìn)行比較，若4個(gè)采樣數(shù)據(jù)都是相等，說(shuō)明傳輸是正確的。當(dāng)A連續(xù)采樣4次都為1，并且B連續(xù)采樣4次都為0，則此次傳輸數(shù)據(jù)為1;反之當(dāng)A連續(xù)采樣4次都為0，并且B連續(xù)采樣4次都為1，則此次傳輸數(shù)據(jù)為0;當(dāng)A與B均為0，認(rèn)為傳輸?shù)臄?shù)據(jù)位為null。

接收模塊的分頻器設(shè)計(jì)與發(fā)送模塊分頻器設(shè)計(jì)相當(dāng)。狀態(tài)寄存器[8]包括的5個(gè)狀態(tài)，分別是IDLE，RECV，TEST，SEND，WAIT，如圖7所示。當(dāng)ARINC429總線上沒(méi)有數(shù)據(jù)輸入時(shí)處于IDLE狀態(tài)，當(dāng)總線有數(shù)據(jù)輸入時(shí)，進(jìn)入RECV狀態(tài)，然后在下一個(gè)時(shí)鐘周期轉(zhuǎn)入等待狀態(tài)，并且用8個(gè)時(shí)鐘延時(shí)來(lái)避免重復(fù)接收數(shù)據(jù)，當(dāng)8個(gè)時(shí)鐘延時(shí)完成之后進(jìn)入TEST狀態(tài)檢測(cè)空白字，當(dāng)檢測(cè)32位的數(shù)據(jù)奇校驗(yàn)正確時(shí)進(jìn)入發(fā)送狀態(tài)，將發(fā)送標(biāo)志置位為高電平。

4.3 ?C程序設(shè)計(jì)與實(shí)現(xiàn)

4.3.1 ?MC8051IP Core

MC8051IP Core使用Verilog HDL硬件描述語(yǔ)言對(duì)其進(jìn)行元件化，增加了鎖相環(huán)，ROM，RAM和RAMX，以此組成最基本的51單片機(jī)[9]。使用Verilog進(jìn)行元件例化可以簡(jiǎn)單且方便地對(duì)ROM和RAMX的存儲(chǔ)空間進(jìn)行訪問(wèn)。FPGA通信使用的是并口通信，通過(guò)MC8051IP Core，用C語(yǔ)言實(shí)現(xiàn)編碼器、解碼器、LCD顯示，降低編程的難度。MC8051IP Core內(nèi)部ROM， RAM， RAMX和鎖相環(huán)連接圖如圖8所示。

4.3.2 ?編碼器設(shè)計(jì)與實(shí)現(xiàn)

編碼器原理是根據(jù)編碼旋鈕給出的頻率和鍵盤選擇的系統(tǒng)，按照ARINC429協(xié)議，將頻率按照選擇系統(tǒng)的LABEL位編成32位的頻率字，并將其發(fā)送給FPGA。作用是將無(wú)線電通信系統(tǒng)需要調(diào)諧的頻率編成ARINC429頻率字，并由MC8051IP Core發(fā)送到FPGA。由鍵盤選擇需要調(diào)諧的系統(tǒng)，由LABEL位進(jìn)行區(qū)分，對(duì)應(yīng)編碼如表1所示。

鍵盤選擇系統(tǒng)后由旋鈕選擇頻率，根據(jù)LABEL位將BCD放入到32位頻率字中，根據(jù)不同的LABEL位，用switch語(yǔ)句來(lái)選擇不同的編碼，不同系統(tǒng)的頻率的BCD在32位頻率字中位置有所不同，并且SDI也不同。編碼完成后由MC8051IP Core傳輸?shù)紽PGA。

4.3.3 ?解碼器設(shè)計(jì)與實(shí)現(xiàn)

解碼器原理為先判斷是否是對(duì)自己發(fā)出的頻率字的回應(yīng)，然后根據(jù)接收到的32位頻率字中的LABEL位，對(duì)其進(jìn)行解碼，解算出其每位的BCD碼，傳輸?shù)絃CD1602進(jìn)行顯示。當(dāng)接收到32位頻率字時(shí)，用switch語(yǔ)句來(lái)選擇需要調(diào)用的解碼程序，用LABEL來(lái)判斷所接收到的系統(tǒng)，并對(duì)接收到的32位頻率字與發(fā)送出去的32位頻率字進(jìn)行比較。當(dāng)32位頻率字與發(fā)送出去的頻率字相同時(shí)，以SDI來(lái)判斷是哪個(gè)系統(tǒng)發(fā)送出來(lái)的，然后通過(guò)位運(yùn)算符將32位的頻率字解碼成BCD的形式，傳送到LCD上進(jìn)行顯示。

5 ?測(cè) ?試

測(cè)試主要包括ARINC429電氣特性是否符合相關(guān)協(xié)議的要求，即電氣特性的指標(biāo)測(cè)試;另外，RMP收發(fā)數(shù)據(jù)是否與相關(guān)的手冊(cè)一致。首先電氣特性測(cè)試主要是用示波器來(lái)測(cè)試其ARINC429總線的幅值、頻率、上升時(shí)間、下降時(shí)間等特性，是否在ARINC429總線協(xié)議所規(guī)定的范圍之內(nèi)。RMP收發(fā)數(shù)據(jù)的正確性測(cè)試主要是驗(yàn)證頻率的編碼是否滿足ARINC429協(xié)議[10]。以VHF編碼和解碼為例，首先測(cè)試其是否能正確地發(fā)送VHF頻率字，其次測(cè)試其是否能正確地接收并解碼顯示出來(lái)。以本文所敘述的方法完成A320飛機(jī)機(jī)載RMP模擬器的設(shè)計(jì)，并通過(guò)了電氣特性測(cè)試和收發(fā)數(shù)據(jù)正確性測(cè)試。針對(duì)具體的無(wú)線電設(shè)備，將設(shè)計(jì)好的RMP在實(shí)驗(yàn)室用Collins DME700進(jìn)行測(cè)試時(shí)，能成功調(diào)諧DME700并且能接收到返回的頻率字，驗(yàn)證了本文所提出方法的有效性。ARINC429總線測(cè)試波形圖如圖9所示。部分?jǐn)?shù)據(jù)收發(fā)測(cè)試見(jiàn)表2。

6 ?結(jié) ?論

本文主要運(yùn)用了普通的運(yùn)算放大器、二極管、非門等器件，降低了RMP模擬器制作的成本，使用FPGA芯片縮短了開(kāi)發(fā)的周期。對(duì)A320飛機(jī)機(jī)載RMP模擬器進(jìn)行設(shè)計(jì)和實(shí)現(xiàn)，完成了編碼、發(fā)送、接收和解碼等。本文提出一種RMP的設(shè)計(jì)方法，該方法實(shí)現(xiàn)了RMP模擬器接收和發(fā)送數(shù)據(jù)，并且顯示在STANDBY和ACTIVE窗口，為RMP的設(shè)計(jì)提出了一種行之有效的方法。

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