基于多核DSP的軟件主從架構(gòu)設(shè)計(jì)

文/楊松 漆昭鈴 賀亞龍 柴俊

數(shù)字信號處理器技術(shù)正在快速進(jìn)步，市場上的數(shù)字信號處理芯片種類也越來越多，美國德州儀器公司（Texas Instruction，TI）的產(chǎn)品占據(jù)了整個(gè)數(shù)字信號處理器的半壁江山，特別是KeyStone 多核系列，完美的結(jié)合了DSP芯片的性能優(yōu)勢和SOC芯片的接口通信優(yōu)勢，本文討論的TMS320C6678 是目前KeyStone系列中最主流的高性能多核浮點(diǎn)數(shù)字信號處理芯片。

隨著聲納技術(shù)的不斷發(fā)展，水聲系統(tǒng)的陣元數(shù)據(jù)越來越多，且處理的水聲算法也越來越復(fù)雜，使得計(jì)算量越來越大，因此水聲系統(tǒng)對處理平臺的要求也越來越高。傳統(tǒng)DSP具有強(qiáng)大的數(shù)據(jù)處理能力，但其控制管理能力較弱。在許多水聲應(yīng)用場合下，要求系統(tǒng)既需要具有強(qiáng)大的數(shù)據(jù)處理能力，同時(shí)也需要具有全面的通信控制能力，因此，許多應(yīng)用采用DSP+MCU 結(jié)合的主從系統(tǒng)組合。本文提出一種別具一格的軟件設(shè)計(jì)模式，可在TMS320C6678 上同時(shí)運(yùn)行兩種操作系統(tǒng)，分別作為主從運(yùn)行環(huán)境，實(shí)現(xiàn)了一種既具有全面的管理通信能力，又能發(fā)揮DSP 優(yōu)勢實(shí)現(xiàn)快速處理的軟件系統(tǒng)。

1 硬件系統(tǒng)

圖1：信號處理模塊硬件框圖

項(xiàng)目開發(fā)了一種基于可通過高速SRIO 網(wǎng)絡(luò)和以太網(wǎng)絡(luò)互聯(lián)的高性能信號處理模塊。該模塊基于VPX 總線架構(gòu)實(shí)現(xiàn)，設(shè)計(jì)2 片TMS320C6678 DSP和1片F(xiàn)PGA作為信號處理模塊的核心芯片，每片DSP 配置大容量的高速SDRAM 和FLASH。TMS320C6678多核DSP 是業(yè)內(nèi)處理性能最高的數(shù)字信號處理器，擁有8 個(gè)主頻高達(dá)1.25GHz 內(nèi)核，每個(gè)內(nèi)核可以運(yùn)行獨(dú)立的操作系統(tǒng)，有獨(dú)立的L2SRAM，芯片總功耗不大于10W，可通過以太網(wǎng)和SRIO 與外部設(shè)備進(jìn)行高速通信。信號處理模塊硬件框圖如圖1所示。

表1：內(nèi)存分布表

表2：測試結(jié)果

2 主從系統(tǒng)軟件架構(gòu)設(shè)計(jì)

由于板卡外設(shè)和內(nèi)存資源有限，同時(shí)還要滿足聲納處理算法對信號處理平臺軟件的強(qiáng)實(shí)時(shí)性、快速響應(yīng)性的要求，因此能否對有限的資源進(jìn)行合理劃分，設(shè)計(jì)高效的主從管理和通信方案，將決定系統(tǒng)軟件架構(gòu)的成敗和優(yōu)劣。在整個(gè)軟件架構(gòu)的設(shè)計(jì)過程中需要解決以下幾個(gè)關(guān)鍵問題：

（1）主從核芯功能的劃分；

（2）內(nèi)存的規(guī)劃；

（3）核間通信的可靠性保障。

2.1 主從核芯功能劃分

主從架構(gòu)設(shè)計(jì)如下：0 核作為主核，負(fù)責(zé)主控、通信和管理，1～7 核作為從核，負(fù)責(zé)執(zhí)行水聲信號處理算法。各功能集中控制，分布執(zhí)行。主核使用Linux 操作系統(tǒng)運(yùn)行復(fù)雜的任務(wù)監(jiān)控和邏輯控制程序，主要用于加載從核應(yīng)用，調(diào)度分配任務(wù)，與外部接口進(jìn)行數(shù)據(jù)通信，并及時(shí)將數(shù)據(jù)分發(fā)給從核。從核運(yùn)行國產(chǎn)SylixOS 嵌入式實(shí)時(shí)操作系統(tǒng)，負(fù)責(zé)接收來自主核分發(fā)的數(shù)據(jù)并進(jìn)行算法的并行處理，從核之間互不干涉，只是通過核間共享進(jìn)行數(shù)據(jù)交互。主從模式示意圖如圖2所示。

2.2 內(nèi)存分配

每片DSP 芯片具有4MB 片上8 核共享高速內(nèi)存，每個(gè)核包含了32KB 的L1P 和L1D緩存、512KB 的L2，每片芯片配置了2GB 的DDR3 外存。因此，在程序設(shè)計(jì)時(shí)，需要對每個(gè)核所使用的內(nèi)存、外存進(jìn)行合理的劃分，防止在程序運(yùn)行過程中同時(shí)對一段地址進(jìn)行訪問時(shí)因意外操作導(dǎo)致程序奔潰的問題。

由于從核需要負(fù)責(zé)大數(shù)據(jù)量快速響應(yīng)的算法運(yùn)算，因此將主核與從核的L2RAM 全部配置成了Cache。對于片上4MB 共享內(nèi)存，1MB 留給主核使用，剩下的3MB 則分配給從核用于進(jìn)行快速算法處理。2GB 的DDR3 中的256MB 分配給了主核，512MB 分配給了從核，剩下的1GB 多的內(nèi)存則配置成了可Cache緩存的共享空間。本主從軟件架構(gòu)的內(nèi)存分布表如表1所示。

2.3 核間通訊

C6678 具有8 個(gè)核，可通過核間共享內(nèi)存的方式進(jìn)行數(shù)據(jù)交互，本軟件架構(gòu)通訊的原理是：主核為每個(gè)從核在主從共享DDR3 上創(chuàng)建一個(gè)共享的FIFO 隊(duì)列，主從核可根據(jù)FIFO的頭尾指針進(jìn)行判斷此隊(duì)列是否有可用的空間和數(shù)據(jù)，從核只對自己的FIFO 隊(duì)列進(jìn)行讀寫操作，不干涉其他從核的FIFO 隊(duì)列。主從核對FIFO 隊(duì)列的讀寫操作是通過硬件EDMA 完成，不需要cpu 參與，進(jìn)而減少了cpu 的消耗。以其中一個(gè)從核為例，數(shù)據(jù)通訊流圖如圖3所示。

3 試驗(yàn)測試

在實(shí)驗(yàn)室的條件下，對兩片DSP 之間進(jìn)行網(wǎng)絡(luò)和SRIO 測試用以驗(yàn)證平臺主從系統(tǒng)架構(gòu)的優(yōu)劣。測試結(jié)果如表2所示。

4 結(jié)語

試驗(yàn)結(jié)果表明，采用主從系統(tǒng)架構(gòu)的軟件設(shè)計(jì)模式，充分發(fā)揮了TMS320C6678 芯片高性能的優(yōu)勢，有效的提高了水聲系統(tǒng)信號處理平臺軟件的通信效率和算法的處理能力，很好的滿足了聲納處理算法對平臺軟件高實(shí)時(shí)性/快速性的要求。

圖2：主從模式示意圖

圖3：數(shù)據(jù)通訊流圖