抗輻照工藝器件ESD性能研究

謝儒彬，紀(jì)旭明，吳建偉，張慶東，洪根深

（中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇無(wú)錫214035）

1 引 言

隨著半導(dǎo)體技術(shù)的不斷發(fā)展，超大規(guī)模集成電路（Very Large Scale Integrated circuit,VLSI）的性能在過(guò)去的幾十年里提高了5 個(gè)量級(jí)，集成電路芯片不斷向小型化、高密度化和多功能化方向發(fā)展，相應(yīng)地，集成度也不斷得到提升，目前的集成電路芯片己具備集成數(shù)以?xún)|計(jì)的晶體管的能力。然而與此同時(shí)，工藝尺寸的縮小也面臨著很多障礙，例如器件與電路的可靠性問(wèn)題。在可靠性問(wèn)題方面，靜電放電/靜電過(guò)應(yīng)力（ElectrostaticDischarge/Electrical Over Stress,ESD/EOS）則是導(dǎo)致集成電路（Integrated Circuit,IC）失效的主要原因[1]。統(tǒng)計(jì)表明有近30%~50%的芯片失效是由ESD/EOS 導(dǎo)致的[2-3]。

隨著工藝特征尺寸的降低，芯片面積不斷縮小，芯片能夠承受的ESD 耐壓水平則不斷下降，從高于3000V 降低到1000V 左右。同時(shí)隨著電源電壓的不斷降低，ESD 設(shè)計(jì)窗口也在趨于向低壓領(lǐng)域發(fā)展?？傮w來(lái)看，CMOS 工藝尺寸的持續(xù)縮小使ESD 設(shè)計(jì)窗口變得更窄，使得電子工程師在進(jìn)行電路設(shè)計(jì)及芯片可靠性防護(hù)設(shè)計(jì)時(shí)的難度也日益提高[4-5]。IC 工藝發(fā)展與ESD 設(shè)計(jì)窗口示意圖如圖1所示。

圖1 IC 工藝發(fā)展與ESD 設(shè)計(jì)窗口關(guān)系示意圖

國(guó)外對(duì)于ESD 的研究始于上個(gè)世紀(jì)末，國(guó)際上最早在1979年成立了EOS/ESD 研究協(xié)會(huì)，主要研究的就是集成電路的EOS 和ESD 問(wèn)題。另外，美國(guó)軍方為保證電子器件能在惡劣環(huán)境下安全可靠地使用，提出了美國(guó)軍用ESD 測(cè)試標(biāo)準(zhǔn)[6]，而國(guó)內(nèi)軍用集成電路規(guī)范也對(duì)芯片的抗ESD 能力提出了明確要求，軍品電路的抗ESD 能力必須大于2000V。

故此，基于抗輻照0.18μm CMOS 工藝對(duì)器件的ESD 性能進(jìn)行研究，為提升電路的抗輻照性能，采用薄外延襯底材料片，并引入總劑量工藝加固技術(shù)[7]。針對(duì)在研究過(guò)程中發(fā)現(xiàn)的工藝加固措施對(duì)器件抗ESD 能力的影響，也對(duì)器件結(jié)構(gòu)與ESD 工藝進(jìn)行了優(yōu)化。

2 器件研究

ESD 保護(hù)器件是芯片ESD 保護(hù)設(shè)計(jì)中最核心的基本單元。單個(gè)器件的設(shè)計(jì)成功與否直接關(guān)系到整個(gè)芯片保護(hù)設(shè)計(jì)能否實(shí)現(xiàn)。常規(guī)的ESD 保護(hù)器件有二極管、BJT 晶體管、柵極接地NMOS 晶體管（Grounded Gate NMOS,GGNMOS） 和可控硅 SCR等，可根據(jù)應(yīng)用情況選擇不同的ESD 保護(hù)器件。在CMOS 工藝中，一般是采用GGNMOS 器件作為ESD保護(hù)器件，其ESD 保護(hù)原理示意圖如圖2所示。

圖2 GGNMOS 器件ESD 保護(hù)原理示意圖

在ESD 事件發(fā)生時(shí)，起保護(hù)作用的ESD 保護(hù)器件要承受大電流與高電壓，而在大電流與高電壓的情況下，半導(dǎo)體器件的工作方式會(huì)發(fā)生很大的變化。ESD 事件是短時(shí)間的大電流放電事件，因此研究ESD 單體器件在此狀況下的工作機(jī)制非常有必要。

在普通NMOS 的基礎(chǔ)上對(duì)源電極、柵電極、體電極和地短接。它的保護(hù)方向是由漏到源，當(dāng)漏端承受ESD 應(yīng)力時(shí)，由于柵極接地，NMOS 處于關(guān)閉狀態(tài)，漏區(qū)與P 阱的反向PN 結(jié)承受大部分的ESD 電壓。當(dāng)其承受的反向電壓達(dá)到此PN 結(jié)的反向擊穿電壓時(shí)，P 阱中就會(huì)有少量電流通過(guò)，當(dāng)P 阱體電位的電勢(shì)大于PN 結(jié)的正向開(kāi)啟電壓0.7V 時(shí)，P 阱與源極導(dǎo)通，從而促使整個(gè)NMOS 管導(dǎo)通，將漏源電壓鉗位在一定的電壓范圍內(nèi)，ESD 電流可以通過(guò)導(dǎo)通的NMOS 進(jìn)入GND，達(dá)到保護(hù)內(nèi)部電路的目的。

單指條GGNMOS 往往保護(hù)能力有限，無(wú)法達(dá)到所需的ESD 保護(hù)等級(jí)，因此在版圖設(shè)計(jì)中常常將GGNMOS 畫(huà)成多指條結(jié)構(gòu)。通常為達(dá)到一定的ESD水平需要較大的器件寬度，但若無(wú)限增大單叉指GGNMOS 保護(hù)器件的寬度，一方面達(dá)不到IC 版圖布局中對(duì)面積利用率的要求，另一方面也容易引發(fā)叉指導(dǎo)通均勻性問(wèn)題，因此一般需將保護(hù)器件叉指布局為梳狀交叉的多叉指結(jié)構(gòu)，以多個(gè)NMOS 管并聯(lián)的方式增大器件總寬度來(lái)提高ESD 耐受水平。

3 實(shí)驗(yàn)與分析

從器件ESD 保護(hù)原理圖上可以看出，為保證多叉指結(jié)構(gòu)的均勻開(kāi)啟，需要提升P 阱體區(qū)的電阻，使得體電位能夠盡快達(dá)到PN 結(jié)正向開(kāi)啟電壓0.7V，但是在抗輻照薄外延工藝中，需要通過(guò)減小外延層的厚度來(lái)提升體區(qū)的摻雜濃度，以解決器件單粒子閂鎖問(wèn)題，因此抗單粒子輻射加固工藝措施與ESD性能提升方案相矛盾。由此可見(jiàn)，在抗輻照薄外延工藝中，器件的抗ESD 能力會(huì)出現(xiàn)減弱的問(wèn)題。

鑒于上述分析中薄外延工藝會(huì)對(duì)電路的抗ESD能力造成影響，先對(duì)采用薄外延工藝制備的電路進(jìn)行ESD 測(cè)試，將其與厚外延工藝制備的電路進(jìn)行比較，對(duì)比結(jié)果如表1所示。

表1 不同工藝電路抗ESD 能力對(duì)比

從表中可以看出，薄外延工藝的電路抗ESD 能力較弱，無(wú)法滿(mǎn)足要求，同時(shí)比較標(biāo)準(zhǔn)工藝與加固工藝電路的抗ESD 能力，加固工藝電路抗ESD 能力更差。

針對(duì)加固工藝的GGNMOS 器件進(jìn)行TLP 分析，結(jié)果顯示器件的It2均小于0.67A，說(shuō)明器件抗ESD 能力均小于1000V。具體I-V 特性曲線(xiàn)見(jiàn)圖3。

圖3 加固工藝ESD 保護(hù)器件TLP 測(cè)試結(jié)果

1#～4#器件分別表示不同的DCGS 設(shè)計(jì)尺寸，從上圖分析可得，對(duì)DCGS 進(jìn)行細(xì)微的拉偏，器件的二次擊穿電流It2變化不明顯，說(shuō)明對(duì)器件的抗ESD 能力影響不大；而所有的器件二次擊穿電壓Vt2都小于一次擊穿電壓Vt1，說(shuō)明叉指導(dǎo)通后電壓驟回，之后由于漏電壓無(wú)法達(dá)到觸發(fā)電壓而使其他叉指無(wú)法導(dǎo)通，使多叉指保護(hù)器件遠(yuǎn)沒(méi)有發(fā)揮其全部性能而過(guò)早擊穿失效。由此說(shuō)明，不均勻?qū)ìF(xiàn)象是導(dǎo)致多叉指結(jié)構(gòu)器件的抗ESD 性能下降的主要原因。

對(duì)擊穿的保護(hù)器件進(jìn)行EMMI 分析，如圖4所示。由圖中可發(fā)現(xiàn)擊穿位置位于器件中間區(qū)域，該部分區(qū)域的叉指器件應(yīng)該是最先觸發(fā)的，說(shuō)明可能該部分區(qū)域叉指器件觸發(fā)并擊穿后，其他區(qū)域的叉指器件仍然沒(méi)有觸發(fā)；對(duì)比抗ESD 能力正常的保護(hù)器件，可以發(fā)現(xiàn)，其擊穿區(qū)域在邊緣位置，說(shuō)明邊緣的叉指器件得到了充分的利用。

圖4 叉指保護(hù)器件EMMI 分析

通過(guò)分析可以認(rèn)為，由于采用了薄外延襯底，其襯底電阻值較小，因此無(wú)法有效觸發(fā)寄生雙極管，導(dǎo)致多叉指結(jié)構(gòu)器件觸發(fā)不均勻，使得器件的抗ESD能力下降。

同時(shí)對(duì) 3.2μm 與 4μm 外延材料器件的 TLP 測(cè)試結(jié)果做出對(duì)比，其結(jié)果如圖5所示。圖中，器件的總溝寬為480μm，兩種外延材料所制備的器件均未采用ESD 注入。

圖5 不同外延材料GGNMOS 器件TLP 結(jié)果對(duì)比

從結(jié)果上可以看出，采用 4.0μm 外延的GGNMOS 器件抗ESD 結(jié)果優(yōu)于3.2μm 外延的器件。4.0μm EPI 器件的TLP 曲線(xiàn)中出現(xiàn)了二次驟回的現(xiàn)象，說(shuō)明不止一個(gè)叉指結(jié)構(gòu)發(fā)生了觸發(fā)，因此器件的It2明顯增大；與之相對(duì)，3.2μm EPI 器件的 TLP 曲線(xiàn)中，只能看到一次驟回現(xiàn)象，結(jié)合之前的EMMI 試驗(yàn)結(jié)果，可認(rèn)為只有中間部分的叉指結(jié)構(gòu)發(fā)生了觸發(fā)，觸發(fā)不均勻?qū)е缕骷笶SD 能力變?nèi)酢?/p>

從電路的ESD 結(jié)果還可以看出，采用了加固工藝后，電路的抗ESD 能力出現(xiàn)下降的情況。通過(guò)分析可認(rèn)為這是由于加固工藝造成漏端邊緣的電阻值下降，使得擊穿的位置出現(xiàn)在有源區(qū)邊緣而不是在漏端下方。

為此針對(duì)加固工藝的3.3V GGNMOS 器件做了TLP 測(cè)試，將擊穿后的器件進(jìn)行了OBIRCH 分析。兩種GGNMOS 測(cè)試結(jié)構(gòu)的版圖形態(tài)如圖6所示，其中1#結(jié)構(gòu)為8 指，2#結(jié)構(gòu)為16 指。

圖6 3.3V GGNMOS 器件測(cè)試結(jié)構(gòu)示意圖

1#測(cè)試結(jié)構(gòu)TLP 測(cè)試曲線(xiàn)及測(cè)試后的I-V 曲線(xiàn)如圖7所示。可見(jiàn)，其TLP 能力在2.6A。由曲線(xiàn)還可看出該測(cè)試結(jié)構(gòu)經(jīng)TLP 打壞后已成為一個(gè)電阻，阻值約160Ω。

圖7 1#測(cè)試結(jié)構(gòu)TLP 相關(guān)曲線(xiàn)

對(duì)1#測(cè)試結(jié)構(gòu)再進(jìn)行OBIRCH 分析，如圖8所示。結(jié)果顯示其亮點(diǎn)位置位于有源區(qū)中間部分，說(shuō)明器件的擊穿無(wú)明顯異常。

圖8 1#測(cè)試結(jié)構(gòu)TLP 后OBIRCH 分析結(jié)果

2#測(cè)試結(jié)構(gòu)TLP 測(cè)試曲線(xiàn)及測(cè)試后的I-V 曲線(xiàn)如圖9所示。可見(jiàn)其TLP 能力在1A 左右。器件漏電突然變大，但并沒(méi)有完全擊穿；I-V 曲線(xiàn)顯示漏端接3.3V 時(shí)，漏電流為38nA。

圖9 2#測(cè)試結(jié)構(gòu)TLP 相關(guān)曲線(xiàn)

對(duì)2#測(cè)試結(jié)構(gòu)再進(jìn)行OBIRCH 分析，如圖10所示。結(jié)果顯示，亮點(diǎn)位置在TO 邊緣，說(shuō)明擊穿位置在有源區(qū)邊緣而不在漏端下方，由此造成器件的抗ESD 能力變?nèi)酢?/p>

圖10 2#測(cè)試結(jié)構(gòu)TLP 后OBIRCH 分析結(jié)果

因此，隨著叉指數(shù)目變大（從8 到16），3.3V GGNMOS 擊穿點(diǎn)由有源區(qū)中間轉(zhuǎn)移到邊緣，不利于寄生BJT 開(kāi)啟，起不到ESD 保護(hù)的作用。

針對(duì)由于引入抗輻照薄外延加固工藝造成的ESD 能力下降的問(wèn)題，對(duì)ESD 工藝進(jìn)行優(yōu)化，目標(biāo)是使漏端中間位置比邊緣位置更早擊穿，實(shí)現(xiàn)寄生BJT 的開(kāi)啟，提高抗ESD 能力。

根據(jù)文獻(xiàn)[8]調(diào)研可知，漏極接觸孔到柵極的間距（DCGS）將影響器件的二次擊穿電流。通過(guò)實(shí)驗(yàn)分析發(fā)現(xiàn)，隨著DCGS 的增大，保護(hù)器件的二次擊穿電流It2呈增大趨勢(shì)。當(dāng)DCGS 剛開(kāi)始增大時(shí)失效電流水平幾乎是成倍地快速增大，但當(dāng)DCGS 增大到一定值后失效電流值的增速明顯降低，趨于飽和值。不同DCGS 尺寸器件的TLP 能力如圖11所示。由圖中可以看出，對(duì)于本工藝的GGNMOS 器件，最優(yōu)的 DCGS 尺寸為2.3μm。

圖11 不同DCGS 尺寸器件的TLP 能力

通過(guò)分析，可以認(rèn)為當(dāng)DCGS 值增大時(shí)，在正向ESD 應(yīng)力下的反偏漏襯結(jié)電容值會(huì)增大，并且由于靜電應(yīng)力注入的總電荷不變，因此結(jié)上的電壓將隨DCGS 的增大而減小，從而導(dǎo)致寄生LNPN 導(dǎo)通面積增大，這有助于擴(kuò)展ESD 電流沿著叉指寬度均勻分布，從而改善了二次擊穿電流的有效值。

另外，漏擴(kuò)散區(qū)中的薄層電阻值可由如下公式估算：

其中ρ 為電阻率，W 為器件寬度，A 為漏區(qū)在ESD應(yīng)力下的導(dǎo)通面積。當(dāng)DCGS 增大時(shí)，薄層電阻值將增大。但是，根據(jù)前述分析可知DCGS 的增大還伴隨著導(dǎo)通面積的增大以及漏襯結(jié)反偏電壓的下降，因此寄生LNPN 管的有效導(dǎo)通電阻會(huì)減小。因此，在較大DCGS 值下二次擊穿電流It2增幅趨于飽和。

綜上所述，可通過(guò)優(yōu)化ESD 工藝和DCGS 尺寸，來(lái)提高器件的抗ESD 能力。優(yōu)化之后的TLP 結(jié)果如圖12所示。從TLP 測(cè)試結(jié)果來(lái)看，經(jīng)過(guò)優(yōu)化后GGNMOS 器件的抗ESD 能力明顯提升，器件抗ESD 水平大于3500V。為研究ESD 注入的均勻性，取圓片上不同位置的9 個(gè)點(diǎn)，測(cè)試3.3V GGNMOS器件的TLP 結(jié)果，分析此9 點(diǎn)測(cè)試數(shù)據(jù)，統(tǒng)計(jì)結(jié)果如圖13所示，可見(jiàn)器件抗ESD 水平的均勻性良好。

圖12 優(yōu)化后GGNMOS 器件TLP 測(cè)試結(jié)果

圖13 ESD 注入均勻性測(cè)試概率圖

至此，可得出以下結(jié)論：

1）采用薄外延工藝提升電路的抗單粒子閂鎖能力，減小器件體區(qū)電阻，由此會(huì)造成GGMOS 器件抗ESD 能力減弱，采用場(chǎng)區(qū)加固工藝的NMOS 器件，由于加固工藝造成GGNMOS 器件場(chǎng)區(qū)邊緣提前擊穿。

2）通過(guò)優(yōu)化ESD 工藝，使得有源區(qū)中間位置比邊緣位置更早的擊穿，實(shí)現(xiàn)寄生BJT 的開(kāi)啟，提高抗ESD 的能力；

3）通過(guò)工藝優(yōu)化，GGNMOS 器件抗ESD 能力大于3500V，將器件應(yīng)用于抗輻照DSP 電路中，可令電路的抗ESD 能力大于3000V。

4 結(jié)束語(yǔ)

通過(guò)介紹抗輻照薄外延加固工藝對(duì)GGNMOS器件ESD 保護(hù)能力的影響，分析工藝中薄外延材料及抗總劑量輻射加固工藝造成器件的抗ESD 能力下降的情況，在GGNMOS 器件設(shè)計(jì)中對(duì)器件的關(guān)鍵尺寸進(jìn)行了優(yōu)化，同時(shí)還需配合ESD 優(yōu)化工藝，最終可保證電路的抗ESD 能力大于3000V，滿(mǎn)足科研開(kāi)發(fā)中的實(shí)際應(yīng)用需要。