晶振電路負(fù)載參數(shù)匹配與測(cè)試

孟永剛，陳浩，王軍

(聯(lián)創(chuàng)汽車電子有限公司,上海 201206)

0 引言

晶體振蕩器俗稱晶振，是晶振電路的核心元器件。晶振電路用于產(chǎn)生時(shí)間頻率基準(zhǔn)，為微控制器系統(tǒng)(Microcontroller Unit，MCU)提供精準(zhǔn)的時(shí)基。在實(shí)際應(yīng)用中，如果晶振電路負(fù)載參數(shù)匹配不當(dāng)，一方面，可能會(huì)造成晶振電路工作頻率出現(xiàn)偏差，進(jìn)而造成計(jì)時(shí)不準(zhǔn)，通信不能同步；另一方面，在睡眠喚醒時(shí)，電路擾動(dòng)較小，可能會(huì)導(dǎo)致晶振電路起振困難。無論哪種情況，均會(huì)影響微控制器系統(tǒng)的性能甚至造成其無法工作。因此，合理匹配晶振電路負(fù)載參數(shù)具有十分重要的意義和實(shí)際應(yīng)用價(jià)值[1-5]。

1 晶振電路原理

作為晶振電路的核心元器件，晶體振蕩器是一種能實(shí)現(xiàn)電能和機(jī)械能相互轉(zhuǎn)化的壓電器件，其等效電路如圖1所示，XTAL為晶體振蕩器；C0為等效并聯(lián)電容，其值與晶振的外形、尺寸有關(guān)；Lm為動(dòng)態(tài)等效電感，代表晶振振動(dòng)的慣性；Cm為動(dòng)態(tài)等效電容，代表晶振的彈性；Rm為動(dòng)態(tài)等效電阻，代表對(duì)電路的損耗。

圖1 晶體振蕩器等效電路

晶振電路主要由一個(gè)放大器和選頻網(wǎng)絡(luò)組成，選頻網(wǎng)絡(luò)決定振蕩頻率。晶振電路在電能的作用下，放大了晶振工作頻率范圍內(nèi)的擾動(dòng)，從而造成起振。由于Pierce振蕩電路具有功耗低、成本低和穩(wěn)定性高等優(yōu)點(diǎn)，因此目前微控制器系統(tǒng)中使用的晶振電路多為Pierce振蕩電路[6]。Pierce振蕩電路原理圖如圖2所示。

圖2中，內(nèi)部反相器的作用等同于放大器；RF為反饋電阻；RExt為限流電阻；CL1和CL2為外接負(fù)載電容；CS為等效雜散電容，CS是由芯片引腳、焊盤、封裝引腳和印刷電路板走線等引起的寄生電容。

圖2 Pierce振蕩電路原理圖

2 晶振電路參數(shù)匹配

為了便于分析和說明，本文作者以某公司的一款電動(dòng)助力轉(zhuǎn)向控制器(Electric Power Steering，EPS)中使用的Infineon SAK-TC264D-40F200W BB型號(hào)微控制單元所匹配的晶振電路為例進(jìn)行晶振電路負(fù)載參數(shù)匹配介紹。選用的晶振型號(hào)為NX5032GA，其基本參數(shù)規(guī)格如表1所示。

表1 晶振規(guī)格參數(shù)表

2.1 負(fù)載電容的計(jì)算與測(cè)試匹配

2.1.1 理論計(jì)算方法

負(fù)載電容CL的大小取決于外部電容CL1、CL2和等效雜散電容CS，計(jì)算公式如下：

(1)

晶振廠家在datasheet中通常會(huì)給出負(fù)載電容CL的標(biāo)稱值。等效雜散電容CS與芯片引腳、焊盤、封裝引腳和印刷電路板走線等均有關(guān)系，無法得到具體理論數(shù)值，按照經(jīng)驗(yàn)，通常估算為3～5 pF[7]。一般兩個(gè)外部電容CL1和CL2選定為相同電容值。文中選定的晶振負(fù)載電容CL為8 pF，代入公式(1)可計(jì)算得到CL1=CL2=6～10 pF。

經(jīng)過理論計(jì)算得到的外部電容CL1和CL2的范圍值可以作為后續(xù)測(cè)試匹配的參考，然后通過實(shí)際測(cè)試匹配實(shí)驗(yàn)確定最優(yōu)外部電容容值。

2.1.2 測(cè)試匹配方法

晶振的具體測(cè)試匹配方法是根據(jù)理論計(jì)算所得電容值范圍附近選取典型電容值的電容，然后分別測(cè)試并記錄不同外部電容值下的振蕩頻率、振蕩頻偏等參數(shù)，通過對(duì)比各參數(shù)選取最優(yōu)外部電容值。

最優(yōu)外部電容值評(píng)價(jià)準(zhǔn)則：實(shí)測(cè)振蕩頻率越接近標(biāo)稱振蕩頻率，振蕩頻偏越小，則電容值越優(yōu)，實(shí)際測(cè)試匹配過程需要權(quán)衡選擇電容值。

2.1.3 測(cè)試匹配過程

晶振電路測(cè)試匹配的環(huán)境設(shè)置如圖3所示。此處測(cè)試的目的僅僅是為了進(jìn)行不同負(fù)載參數(shù)下晶振特性的比對(duì)，驗(yàn)證理論推算的正確性，因此文中選用示波器作為基本測(cè)量設(shè)備，如果需要獲取精度更高的頻率數(shù)據(jù)，需要選用專業(yè)的顯頻儀等設(shè)備進(jìn)行測(cè)量。該實(shí)驗(yàn)中選取6.8、8、10和100 pF 4種容值電容作為外部CL1和CL2的備選電容，限流電阻固定為1.5 kΩ，選擇100 pF電容是為了更明顯地驗(yàn)證當(dāng)外部電容值和理論計(jì)算值差別較大時(shí)的晶振輸出波形的表現(xiàn)狀況。通過更換不同容值的外部電容，并利用示波器采集晶振電路輸出波形(CL1和CL2需同時(shí)更換，保證CL1和CL2的容值始終一致)。對(duì)比輸出波形的穩(wěn)定性、頻率偏差和幅值大小來判斷最佳容值。為了增加數(shù)據(jù)的可靠性，實(shí)驗(yàn)中對(duì)每種工況波形隨機(jī)截取10次，利用10組隨機(jī)截取的實(shí)際波形頻率，以方差的方式計(jì)算每種工況的平均頻偏σ，平均頻偏σ定義如下：

(2)

式中：f0為晶振標(biāo)稱工作頻率，文中為20 MHz，f1、f2、......、f10為10組隨機(jī)截取的晶振實(shí)際工作頻率。

圖3 晶振電路測(cè)試匹配環(huán)境設(shè)置

2.1.4 測(cè)試結(jié)果及分析

圖4給出了當(dāng)外部電容為6.8、8、10及100 pF時(shí)，晶振電路的輸出波形。從圖中可以看出，在前3種外部電容配置下，晶振電路的輸出波形均較為平滑，未出現(xiàn)突變區(qū)域，波形重復(fù)度較高。當(dāng)外部電容提升至100 pF時(shí)，可以看出，晶振電路輸出波形呈現(xiàn)出明顯不平滑現(xiàn)象，波形不規(guī)律區(qū)域較多。

圖4 不同外部電容下晶振電路輸出波形

不同外部電容下晶振電路輸出波形的平均頻偏如圖5所示。

圖5 不同外部電容下晶振電路輸出波形的平均頻偏

圖5為當(dāng)外部電容為6.8、8和10 pF時(shí)，晶振電路輸出波形的平均頻偏對(duì)比?？梢钥闯觯?dāng)外部電容為8和10 pF時(shí)，平均頻偏較低，且二者之間差別不大，當(dāng)外部電容為6.8 pF時(shí)，平均頻偏明顯升高。說明8和10 pF是較為合適的容值。

2.2 限流電阻的計(jì)算與測(cè)試匹配

2.2.1 理論計(jì)算方法

外部限流電阻RExt的主要作用是限制反相器電流輸出的大小，控制晶振驅(qū)動(dòng)功率，防止晶振驅(qū)動(dòng)功率超過最大驅(qū)動(dòng)功率限值而造成過驅(qū)動(dòng)，進(jìn)而導(dǎo)致晶振因?yàn)檫^度的機(jī)械振動(dòng)而出現(xiàn)電極劣化、頻偏、壽命衰減等問題。外部限流電阻RExt的阻值通常是在確定了外部電容CL1、CL2的容值之后確定的。從晶振電路圖(圖2)中可以看出，限流電阻RExt和外部電容CL2構(gòu)成分壓電路，在估算限流電阻RExt的電阻值時(shí)，通常是令RExt的電阻值和CL2的容抗值相等[8]，因此，RExt的估算公式如下：

(3)

當(dāng)振蕩器頻率f0=20 MHz，CL2=10 pF，計(jì)算可得RExt為796 Ω。這個(gè)值僅僅是通過理論估算得到的，實(shí)際應(yīng)用中并不一定能直接使用。因?yàn)閷?shí)際應(yīng)用晶振電路中，RExt需要做調(diào)整以調(diào)節(jié)流經(jīng)晶振的電流大小，確保實(shí)際電路中的晶振驅(qū)動(dòng)功率滿足廠家提供的指標(biāo)要求。同時(shí)，RExt值也會(huì)影響晶振頻率偏差，頻率偏差過大也是不允許的。因此，必須通過實(shí)測(cè)的方法，改變RExt值，對(duì)比權(quán)衡參數(shù)指標(biāo)的變化，進(jìn)而確定最佳的限流電阻值。

2.2.2 測(cè)試匹配及結(jié)果分析

外部限流電阻的測(cè)試方法和過程與外部電容的測(cè)試基本一致，這里不再贅述。此處，選擇0.75、1.5、3和12 kΩ 4種電阻，外部電容固定為10 pF。不同電阻值匹配下的晶振電路輸出波形如圖6所示，對(duì)于前3種限流電阻，晶振電路輸出波形整體較為平滑，波形重復(fù)度較高，隨著阻值增加，波形幅值減小。而當(dāng)限流電阻增加至12 kΩ時(shí)，晶振已無法正常起振。

圖6 不同限流電阻下晶振電路輸出波形

圖7給出了當(dāng)限流電阻為0.51、0.75、1.5和3 kΩ時(shí)，晶振電路輸出波形的平均頻偏對(duì)比。通過對(duì)比可以看出，當(dāng)限流電阻為0.75 kΩ，即接近理論計(jì)算值0.796 kΩ時(shí)，平均頻偏最小，隨著電阻與理論計(jì)算值偏離的增加，平均頻偏逐漸增加。通過對(duì)比測(cè)試結(jié)果可以看到，在此實(shí)驗(yàn)中所選的幾組電阻中，0.75 kΩ在滿足晶振驅(qū)動(dòng)功率的前提下是最佳選擇。

2.3 負(fù)性阻抗的測(cè)試和計(jì)算

負(fù)性阻抗-R也稱為發(fā)振余裕度，用于評(píng)價(jià)晶振在發(fā)振回路上的發(fā)振能力。發(fā)振余裕度不足時(shí)，會(huì)導(dǎo)致振蕩電路振蕩不穩(wěn)定甚至啟動(dòng)失效等問題。負(fù)性阻抗-R需滿足-R>(5～10)Rr[7]，晶振電路才能穩(wěn)定發(fā)振。晶振電路負(fù)性阻抗-R的測(cè)試電路原理圖如圖8所示。

圖7 不同限流電阻下晶振電路輸出波形的平均頻偏

圖8 負(fù)性阻抗測(cè)試原理圖

圖8中RQ為可調(diào)電阻。具體測(cè)試方法：通過不斷增大RQ阻值，直到晶振停止振蕩，記錄此時(shí)的RQ阻值，根據(jù)測(cè)得的RQ值，可按如下公式計(jì)算負(fù)性阻抗：

-R=RQ+RL

(4)

(5)

式中：RL為加載后的諧振電阻；Rr為等效串聯(lián)電阻。文中設(shè)計(jì)的晶振電路經(jīng)過測(cè)量計(jì)算得到的負(fù)性阻抗-R為1 330 Ω，-R>10Rr=10×100 Ω=1 000 Ω，因此，該晶振電路滿足晶振起振和穩(wěn)定工作條件。

2.4 驅(qū)動(dòng)功率的測(cè)試與計(jì)算

晶振驅(qū)動(dòng)功率DL不能超過晶振制造商給出的最大驅(qū)動(dòng)功率DLMAX，否則晶振會(huì)因?yàn)檫^度地機(jī)械振動(dòng)而出現(xiàn)電極劣化、頻偏、壽命衰減等問題。驅(qū)動(dòng)功率DL計(jì)算公式如下：

(6)

式中：IQ是流過晶振電流的均方根有效值，電流有效值IQ的計(jì)算公式為

(7)

式中：IPP為正弦波電流峰-峰值。綜上所述，驅(qū)動(dòng)功率DL的計(jì)算公式：

(8)

經(jīng)過測(cè)試計(jì)算，文中晶振電路的晶振驅(qū)動(dòng)功率DL為90 μW，而DLMAX為500 μW，DL

3 結(jié)束語

結(jié)合一款應(yīng)用于電動(dòng)助力轉(zhuǎn)向系統(tǒng)中的微控制器單元所匹配的晶振電路，對(duì)晶振電路負(fù)載參數(shù)的理論計(jì)算、測(cè)試和匹配方法進(jìn)行了介紹。可以看出，通過測(cè)量匹配的負(fù)載參數(shù)與理論計(jì)算匹配得到的晶振電路負(fù)載參數(shù)基本吻合。在實(shí)際應(yīng)用中，不同的MCU、不同的PCB布線方式、不同的環(huán)境條件均會(huì)對(duì)晶振電路負(fù)載參數(shù)產(chǎn)生影響。因此，在設(shè)計(jì)晶振電路和進(jìn)行晶振電路負(fù)載參數(shù)匹配時(shí)，需以理論計(jì)算方法為參考，結(jié)合測(cè)試手段，權(quán)衡匹配出最適合當(dāng)前控制器電路環(huán)境的負(fù)載參數(shù)，使設(shè)計(jì)的晶振電路工作在最佳狀態(tài)。