基于FPGA和TDC芯片的高精度時(shí)間間隔計(jì)數(shù)器研制

閆菲菲,馬紅皎,何在民,邢燕

(1.中國科學(xué)院 國家授時(shí)中心,西安 710600；2.中國科學(xué)院大學(xué),北京 100049)

0 緒論

高精度時(shí)間間隔測(cè)量技術(shù)在原子物理實(shí)驗(yàn)、天文測(cè)量、激光測(cè)距及高精度無源定位中有著廣泛應(yīng)用,現(xiàn)已成為軍事通信、衛(wèi)星導(dǎo)航定位等領(lǐng)域中不可或缺的關(guān)鍵技術(shù)[1]。通常將測(cè)量精度高于1 ns的時(shí)間間隔測(cè)量稱為精密時(shí)間間隔測(cè)量[2]。

實(shí)現(xiàn)高精度時(shí)間間隔測(cè)量的方法有很多,目前國內(nèi)外普遍采用的有利用FPGA(field-programmable gate array)進(jìn)行TDC(time-to-digital conversion)電路設(shè)計(jì)的方式,國外R.Szplet等人利用FPGA設(shè)計(jì)TDC電路得到LSB(least significant bit)為100～200 ps的系統(tǒng)[3]；國內(nèi)西安電子科技大學(xué)使用游標(biāo)延遲線的設(shè)計(jì)方法,將FPGA內(nèi)部布線資源作為延遲單元,實(shí)現(xiàn)了58 ps的測(cè)量分辨率和38 ps的RMS(root-mean-square)測(cè)量精度的TDC設(shè)計(jì)[4]。利用FPGA進(jìn)行TDC設(shè)計(jì)周期短且研發(fā)成本低[5],但是,該方法需要大量的人力和精力調(diào)整芯片內(nèi)部邏輯單元的布局,當(dāng)TDC設(shè)置成多通道結(jié)構(gòu)時(shí)工作量將成倍增加,而在一些應(yīng)用場合實(shí)現(xiàn)多通道同時(shí)測(cè)量具有非常重要的意義。隨著集成電路(integrated circuit,IC)技術(shù)的發(fā)展,使得利用IC實(shí)現(xiàn)TDC技術(shù)成為可能,利用成熟的ASIC芯片進(jìn)行精密時(shí)間間隔測(cè)量裝置的研制為很多科研人員采用[6]。

本文提出利用FPGA控制AMS公司的TDC-GPX2芯片,實(shí)現(xiàn)了一款4通道同時(shí)測(cè)量,測(cè)量精度達(dá)到60 ps,多次測(cè)量準(zhǔn)確度優(yōu)于60 ps,量程可達(dá)1.6 s的時(shí)間間隔計(jì)數(shù)器,該設(shè)備操作簡單,使用靈活,可滿足大多數(shù)場合應(yīng)用。

1 時(shí)差測(cè)量原理

時(shí)間作為一個(gè)特殊的物理量,有其專門的測(cè)量方法,通常需要將流動(dòng)的時(shí)間轉(zhuǎn)化為可以觀測(cè)的物理量來進(jìn)行間接的測(cè)量[7]。例如,將時(shí)間信息轉(zhuǎn)化為電信號(hào)進(jìn)行精密的測(cè)量[8]。利用時(shí)間信息到電信號(hào)之間的轉(zhuǎn)換來測(cè)量時(shí)間間隔有多種方式,常見的方式有直接計(jì)數(shù)法、時(shí)間內(nèi)插法、時(shí)間放大法等等,實(shí)際使用中通常會(huì)將各種方法結(jié)合進(jìn)行測(cè)量[9]。

1.1 經(jīng)典測(cè)量原理

本文采用的TDC-GPX2芯片是利用“粗計(jì)數(shù)”和“細(xì)測(cè)量”相結(jié)合的方法進(jìn)行測(cè)量[10]?！按钟?jì)數(shù)”就是直接對(duì)參考時(shí)鐘進(jìn)行計(jì)數(shù),得到“粗”時(shí)間,這樣可以得到更大的測(cè)量量程,但測(cè)量精度不夠；“細(xì)測(cè)量”則是采用一定方法對(duì)“粗計(jì)數(shù)”測(cè)量不到的微小時(shí)間間隔進(jìn)行測(cè)量,通?？梢缘玫胶芎玫臏y(cè)量精度,但測(cè)量量程難以提高[11]。兩種方法結(jié)合使用則可以得到較大的測(cè)量量程和更好的測(cè)量精度[12]?！按钟?jì)數(shù)”和“細(xì)測(cè)量”方法相結(jié)合的測(cè)量原理如圖1和圖2所示。

圖1 時(shí)間間隔測(cè)量的基本原理

如圖1所示,待測(cè)時(shí)間間隔ΔT由兩部分組成,一部分為“粗計(jì)數(shù)”部分TN,一部分為“細(xì)測(cè)量”部分Ti(Ti1和Ti2)，計(jì)算用公式(1)表示：

ΔT=TN+Ti1-Ti2。

(1)

當(dāng)“開始”有信號(hào)到來時(shí),系統(tǒng)開啟參考時(shí)鐘計(jì)數(shù)器,開始測(cè)量,參考時(shí)鐘周期開始計(jì)數(shù)?！敖Y(jié)束”信號(hào)到來時(shí),停止計(jì)數(shù)。此時(shí)可以由公式(2)來計(jì)算“粗計(jì)數(shù)”時(shí)間間隔TN：

TN=N×Tref。

(2)

“細(xì)測(cè)量”的測(cè)量原理如圖2所示,本文介紹的“細(xì)測(cè)量”方法為抽頭延遲線法。通過計(jì)算脈沖經(jīng)過的延遲單元個(gè)數(shù)來進(jìn)行時(shí)間間隔測(cè)量[13]。可以用公式(3)來計(jì)算,其中m為經(jīng)過延遲單元個(gè)數(shù),Δτ為每個(gè)延遲單元的延遲時(shí)間[14]。

Ti=m×Δτ。

(3)

1.2 本系統(tǒng)測(cè)量原理

系統(tǒng)測(cè)量的原理如圖3所示,假設(shè)待測(cè)脈沖從通道1和2輸入,假設(shè)通道1中信號(hào)先于通道2中信號(hào)到來,測(cè)量兩通道輸入信號(hào)之間的時(shí)間間隔[15]。

圖3 系統(tǒng)測(cè)量原理

本系統(tǒng)測(cè)量時(shí),輸出兩個(gè)結(jié)果參數(shù),可分別作為“粗”計(jì)數(shù)結(jié)果和“細(xì)”測(cè)量結(jié)果[16]。上電后即開始參考時(shí)鐘數(shù)N的計(jì)數(shù),并作為結(jié)果參數(shù)之一,即“粗”計(jì)數(shù)結(jié)果輸出；當(dāng)通道1中有待測(cè)脈沖到來時(shí),先將此時(shí)的參考時(shí)鐘數(shù)N1鎖存,然后對(duì)參考時(shí)鐘進(jìn)行實(shí)時(shí)測(cè)量,得到測(cè)量值Tref1,同時(shí)測(cè)量該脈沖與它前一個(gè)參考時(shí)鐘脈沖之間的時(shí)間間隔Δt1,將兩者的比值鎖存并作為另一個(gè)結(jié)果參數(shù)ti,即“細(xì)”測(cè)量結(jié)果輸出,最后進(jìn)行計(jì)算時(shí),根據(jù)系統(tǒng)所配置參考時(shí)鐘分頻系數(shù),按照公式(4)進(jìn)行計(jì)算,式中LSB為分頻系數(shù),測(cè)量前已設(shè)置好。根據(jù)公式(5)計(jì)算該脈沖到來的系統(tǒng)時(shí)刻Tsys1,其中T為參考脈沖周期[17]。通道2中另一個(gè)待測(cè)脈沖到來時(shí)利用同樣的方法計(jì)算其系統(tǒng)時(shí)刻。對(duì)兩脈沖的系統(tǒng)時(shí)刻做差,則得到兩者之間的時(shí)間間隔ΔT,如公式(6)所示。

ti=Δt/Tref×LSB,

(4)

Tsys=N×T+ti/Tref,

(5)

ΔT=Tsys2-Tsys1

(6)

系統(tǒng)測(cè)量原理實(shí)質(zhì)上和傳統(tǒng)的“粗計(jì)數(shù)”和“細(xì)測(cè)量”相結(jié)合的方式原理是一致的：不同通道“細(xì)測(cè)量”測(cè)量結(jié)果ti即為公式(3)中的Ti,而不同通道“粗計(jì)數(shù)”測(cè)量結(jié)果N與參考時(shí)鐘周期T相乘之后做差的結(jié)果即為公式(2)中的TN。但本系統(tǒng)采用做差的方法求得最終結(jié)果可以將不同通道測(cè)量結(jié)果中共同的誤差項(xiàng)去除,從而有效減少公共誤差對(duì)系統(tǒng)測(cè)量精度的影響[18]。

2 系統(tǒng)設(shè)計(jì)

本系統(tǒng)設(shè)計(jì)主要是由硬件設(shè)計(jì)和軟件設(shè)計(jì)構(gòu)成。硬件部分包括各個(gè)模塊電路的設(shè)計(jì)和設(shè)計(jì)中需要注意的事項(xiàng)；軟件部分主要是芯片配置時(shí)序的實(shí)現(xiàn),各個(gè)接口邏輯設(shè)計(jì)以及數(shù)據(jù)流處理邏輯的設(shè)計(jì)等。

2.1 硬件設(shè)計(jì)

硬件設(shè)計(jì)主要包括時(shí)間間隔測(cè)量模塊、處理器控制模塊、串口通信模塊、供電模塊(系統(tǒng)、GPX2)和信號(hào)輸入模塊[19]。時(shí)間間隔測(cè)量模塊由TDC-GPX2芯片及其外圍電路構(gòu)成。串口通信電路主要由電平轉(zhuǎn)換電路構(gòu)成。處理器控制模塊是由FPGA芯片及其外圍電路構(gòu)成,用來實(shí)現(xiàn)芯片配置,功能選擇等控制功能[20]。數(shù)據(jù)輸入部分包括4個(gè)通道待測(cè)數(shù)據(jù)的輸入以及參考時(shí)鐘的輸入,以實(shí)現(xiàn)多通道同時(shí)測(cè)量。電路設(shè)計(jì)示意圖如圖4所示。

圖4 硬件系統(tǒng)框圖

在進(jìn)行硬件設(shè)計(jì)時(shí),考慮TDC-GPX2是一個(gè)數(shù)字化芯片,利用門延遲來進(jìn)行精密時(shí)間測(cè)量,應(yīng)著重考慮減小門電路因受到環(huán)境影響而影響測(cè)量精度，因此設(shè)計(jì)中對(duì)芯片采用單獨(dú)電源供電,并且在芯片各個(gè)引腳放置去耦電容來降低電壓波動(dòng)的影響。同時(shí)使用0.1 μF濾波電容來濾除傳輸線上的紋波。在數(shù)據(jù)輸入部分,將SMA(sub-miniature-a)傳輸接頭輸入的信號(hào)經(jīng)過10 Ω電阻濾波之后接入芯片的測(cè)量引腳。

2.2 軟件設(shè)計(jì)

軟件部分主要是實(shí)現(xiàn)FPGA控制邏輯設(shè)計(jì),本系統(tǒng)的控制部分由Intel公司的Cyclone EP4CE6E22F17C8芯片實(shí)現(xiàn),該款芯片資源豐富,可靈活實(shí)現(xiàn)各種控制和接口程序,完全可以在降低系統(tǒng)設(shè)計(jì)成本的基礎(chǔ)上完善地實(shí)現(xiàn)各個(gè)模塊的功能。

本系統(tǒng)FPGA設(shè)計(jì)部分使用Verilog語言編寫,主要實(shí)現(xiàn)對(duì)整個(gè)測(cè)量過程的邏輯控制和各個(gè)接口的實(shí)現(xiàn),其中最為關(guān)鍵的部分為測(cè)量流程的控制。本系統(tǒng)測(cè)量流程圖如圖5所示。

系統(tǒng)在進(jìn)行測(cè)量前需要對(duì)TDC-GPX2芯片進(jìn)行配置,配置步驟為：①上電復(fù)位；②寫配置寄存器；③ 驗(yàn)證配置寄存器；④初始化并開始測(cè)量。

FPGA內(nèi)部集成SPI接口對(duì)芯片進(jìn)行配置,配置完成后開始測(cè)量,測(cè)量結(jié)果通過SPI接口發(fā)送到FPGA,FPGA利用FIFO(first input first output)對(duì)數(shù)據(jù)進(jìn)行緩存,再通過串口將數(shù)據(jù)發(fā)送到上位機(jī)進(jìn)行處理[21]。圖6為FPGA內(nèi)部各模塊的RTL(register transfer level)連接圖。

圖5 計(jì)數(shù)器控制流程圖

圖6 FPGA內(nèi)部邏輯RTL視圖

3 實(shí)驗(yàn)結(jié)果及分析

本計(jì)數(shù)器的測(cè)試是按照?qǐng)D7所示的測(cè)試平臺(tái)進(jìn)行測(cè)試,將計(jì)數(shù)器測(cè)量結(jié)果和進(jìn)口儀器SR620同步測(cè)量結(jié)果進(jìn)行比對(duì)。使用國家授時(shí)中心鐘房產(chǎn)生的10 MHz信號(hào)作為計(jì)數(shù)器和SR620時(shí)基參考信號(hào),再將中國科學(xué)院國家授時(shí)中心鐘房產(chǎn)生的1 PPS信號(hào)通過脈沖分配放大器,產(chǎn)生兩路秒信號(hào),通過三通分別送入SR620和計(jì)數(shù)器,再將三通另一輸出端接入待測(cè)試延長線,延長線另一端分別接入SR620和計(jì)數(shù)器,測(cè)量結(jié)果都送入上位機(jī)進(jìn)行處理[22]。

實(shí)驗(yàn)過程中,將參考時(shí)鐘周期計(jì)數(shù)器位寬設(shè)置成24位,時(shí)鐘分頻系數(shù)設(shè)置成100 000(20 bit),在使用10 MHz參考時(shí)鐘下可獲得1 ps的分辨率(LSB,least significant bit),量程可達(dá)到1.6 s；另外設(shè)置系統(tǒng)接收參考時(shí)鐘與4個(gè)通道的待測(cè)信號(hào)輸入,各通道相互獨(dú)立,采用CMOS電平接入,任意通道的結(jié)果緩存器有數(shù)據(jù)時(shí)開始讀取測(cè)量結(jié)果。

3.1 通道時(shí)延標(biāo)定

由于系統(tǒng)通過通道測(cè)量結(jié)果做差得到最終結(jié)果,所以需要對(duì)通道時(shí)延進(jìn)行標(biāo)定。本系統(tǒng)在設(shè)計(jì)時(shí)已充分考慮通道間的對(duì)稱性并盡量使信號(hào)輸入到芯片引腳距離最短,所以各通道的時(shí)延偏差應(yīng)為皮秒量級(jí)。

圖7 測(cè)試實(shí)驗(yàn)原理圖

根據(jù)系統(tǒng)測(cè)量的原理設(shè)計(jì)通道時(shí)延標(biāo)定方法：使用國家授時(shí)中心鐘房的10 MHz作為參考時(shí)鐘,1 PPS信號(hào)通過4根等長的線纜接入系統(tǒng)4個(gè)通道,記錄4個(gè)通道的測(cè)量值。計(jì)算4個(gè)通道待測(cè)脈沖與其前一個(gè)時(shí)鐘脈沖上升沿間的時(shí)間間隔,該間隔之間的差異即是由于通道時(shí)延引起的[23]。原理如圖8所示。

圖8 系統(tǒng)通道延遲標(biāo)定原理

對(duì)實(shí)驗(yàn)結(jié)果統(tǒng)計(jì)后發(fā)現(xiàn),通道1的結(jié)果均值為10.49 ns，通道2的結(jié)果均值為10.51 ns，通道3的結(jié)果均值為10.64 ns，通道4的結(jié)果均值為10.54 ns,通道時(shí)延引起的偏差可在具體測(cè)量中進(jìn)行修正。

3.2 時(shí)間間隔測(cè)量結(jié)果分析

實(shí)驗(yàn)中計(jì)數(shù)器及SR620的誤差通過平均絕對(duì)差來表征,測(cè)量精度通過標(biāo)準(zhǔn)偏差(A類不確定度)來表征[24]。平均絕對(duì)差以及標(biāo)準(zhǔn)偏差計(jì)算方法如公式(7)和(8)所示：

(7)

(8)

計(jì)數(shù)器2～4通道及SR620對(duì)于100 m延長線測(cè)試結(jié)果如圖9所示,圖中分別是本文設(shè)計(jì)的時(shí)間間隔計(jì)數(shù)器測(cè)量結(jié)果和SR620測(cè)量結(jié)果,圖10為兩者結(jié)果的偏差值。數(shù)據(jù)統(tǒng)計(jì)結(jié)果如表1及圖11所示。

圖9 本計(jì)數(shù)器與SR620測(cè)量結(jié)果比對(duì)

圖10 本計(jì)數(shù)器與SR620測(cè)量結(jié)果之差

通過平均值絕對(duì)差統(tǒng)計(jì)結(jié)果可以看出,計(jì)數(shù)器測(cè)量時(shí)間間隔誤差為44.8 ps,SR620測(cè)量時(shí)間間隔誤差為9.3 ps；通過標(biāo)準(zhǔn)偏差(A類不確定度)統(tǒng)計(jì)結(jié)果可以看出,計(jì)數(shù)器測(cè)量時(shí)間間隔精度為56.3 ps,SR620測(cè)量時(shí)間間隔誤差為9.3 ps。通過計(jì)數(shù)器與SR620偏差統(tǒng)計(jì)結(jié)果可以看出,兩者偏差最大值為588.3 ps,偏差的標(biāo)準(zhǔn)均方差為57.3 ps。可以說明該時(shí)間間隔計(jì)數(shù)器可以達(dá)到單次測(cè)量優(yōu)于600 ps,多次測(cè)量優(yōu)于60 ps的測(cè)量準(zhǔn)確度。

表1 計(jì)數(shù)器與SR620納秒級(jí)測(cè)量統(tǒng)計(jì)結(jié)果

需要說明的是,測(cè)量結(jié)果中計(jì)數(shù)器與SR620有一定的偏差,是由于實(shí)驗(yàn)器材(線材、轉(zhuǎn)接頭)并不能做到完全相同等因素引起,后續(xù)可進(jìn)行進(jìn)一步的校準(zhǔn)。

前文提到本論文采用做差的方式得到時(shí)間間隔,可有效降低公共誤差對(duì)系統(tǒng)測(cè)量性能的影響,為驗(yàn)證這一結(jié)論對(duì)實(shí)驗(yàn)數(shù)據(jù)進(jìn)行進(jìn)一步的分析。分別對(duì)單通道測(cè)量結(jié)果和做差之后的結(jié)果進(jìn)行統(tǒng)計(jì)分析,統(tǒng)計(jì)結(jié)果如圖11所示,通道2的標(biāo)準(zhǔn)偏差為0.244 8 ns,通道4標(biāo)準(zhǔn)偏差為0.253 1 ns,做差之后得到待測(cè)值的標(biāo)準(zhǔn)偏差為0.056 3 ns,且符合規(guī)范的正態(tài)分布。通過數(shù)據(jù)可以看出,該方法可抵消掉測(cè)量結(jié)果中公共誤差的影響,得到更好的測(cè)量精度。

圖11 計(jì)數(shù)器單通道測(cè)試結(jié)果分析

3.3 脈沖寬度測(cè)量結(jié)果分析

本計(jì)數(shù)器可通過將工作模式設(shè)置為“脈沖寬度測(cè)量”功能實(shí)現(xiàn)脈沖寬度測(cè)量,測(cè)量原理為兩個(gè)內(nèi)部測(cè)量通道1和3(或2和4)連接到一個(gè)輸入引腳STOP1(和STOP2)。上升沿由通道1(2)測(cè)量,下降沿由通道3(4)測(cè)量。再將兩通道測(cè)量結(jié)果相減,即得到脈沖寬度測(cè)量結(jié)果。測(cè)量原理如圖12所示。

本功能測(cè)量結(jié)果依然和SR620的脈沖寬度測(cè)量結(jié)果進(jìn)行比較,待測(cè)脈寬均為國家授時(shí)中心鐘房的1 PPS信號(hào),參考時(shí)鐘為鐘房的10 MHz信號(hào)。由圖中可以看出,本次測(cè)量所用的1 PPS信號(hào)脈寬并不恒定,本計(jì)數(shù)器的測(cè)量結(jié)果和SR620的測(cè)量結(jié)果基本一致,測(cè)量結(jié)果如圖13所示。

圖12 脈沖寬度測(cè)量原理

圖13 本計(jì)數(shù)器與SR620脈沖寬度測(cè)量結(jié)果

4 結(jié)語

本文基于FPGA和GPX2設(shè)計(jì)了一款高精度時(shí)間間隔計(jì)數(shù)器,可實(shí)現(xiàn)4通道同時(shí)測(cè)量。實(shí)際測(cè)試結(jié)果表明系統(tǒng)對(duì)時(shí)間間隔測(cè)量的精度(A類不確定度)優(yōu)于60 ps,多次測(cè)量的準(zhǔn)確度偏差優(yōu)于60 ps,量程可以達(dá)到1.6 s；具備脈沖寬度測(cè)量功能,測(cè)量結(jié)果和SR620基本一致,能初步滿足時(shí)間同步等領(lǐng)域的測(cè)量需求,并且由于測(cè)量方法的優(yōu)越性,可以為系統(tǒng)在不同環(huán)境下的測(cè)量精度提供一定保證。由于本系統(tǒng)還處于測(cè)試階段,尚不能達(dá)到芯片的理論測(cè)量性能,還有許多方面需要完善：比如系統(tǒng)的供電質(zhì)量對(duì)測(cè)量精度的影響,各種誤差的處理等問題,都需要做進(jìn)一步的討論[25]。