雷達(dá)FPGA軟件測(cè)試技術(shù)研究與實(shí)現(xiàn)

申春妮

(南京電子技術(shù)研究所，江蘇 南京 210039)

0 引 言

復(fù)雜可編程邏輯器件(CPLD)和現(xiàn)場(chǎng)可編程門陣列(FPGA)的出現(xiàn)，給數(shù)字電路系統(tǒng)設(shè)計(jì)帶來(lái)了革命性的變革，極大地縮短了數(shù)字系統(tǒng)研發(fā)的周期和成本.由于其規(guī)模大、 集成度高、 處理速度快以及編程靈活等優(yōu)點(diǎn)，在航空航天等軍工領(lǐng)域可編程邏輯器件中得到廣泛應(yīng)用，常用于重要性和復(fù)雜度較高的產(chǎn)品，因此對(duì)FPGA/CPLD設(shè)計(jì)的質(zhì)量和可靠性要求越來(lái)越高[1，2].原本在軍用領(lǐng)域中作為硬件管理不作測(cè)試要求的可編程邏輯器件現(xiàn)已逐漸納入測(cè)試范圍.

本文針對(duì)FPGA軟件特點(diǎn)及其測(cè)試的現(xiàn)狀，結(jié)合軟件測(cè)試技術(shù)對(duì)FPGA軟件測(cè)試的過(guò)程進(jìn)行了研究，重點(diǎn)闡述了雷達(dá)FPGA軟件測(cè)試設(shè)計(jì)與實(shí)現(xiàn)的過(guò)程，最后對(duì)雷達(dá)某波控機(jī)FPGA軟件進(jìn)行了實(shí)例分析.

1 FPGA軟件測(cè)試現(xiàn)狀

雷達(dá)裝備中FPGA應(yīng)用越來(lái)越多，很多重要功能也是通過(guò)FPGA實(shí)現(xiàn)，但相關(guān)測(cè)試不充分，需求分析采用對(duì)設(shè)計(jì)文件追蹤的方式，只進(jìn)行對(duì)設(shè)計(jì)依據(jù)的羅列和追蹤覆蓋，獨(dú)立性不強(qiáng)，依賴于設(shè)計(jì)文檔質(zhì)量，容易遺漏； 代碼審查采用人工審查方式，只關(guān)注代碼實(shí)現(xiàn)，不設(shè)計(jì)報(bào)告(概設(shè)、 詳設(shè))的一致性，甚至有時(shí)以不設(shè)計(jì)方的聯(lián)席走查代替測(cè)試人員的獨(dú)立審查/走查； 仿真驗(yàn)證弱化仿真，以板級(jí)確認(rèn)測(cè)試代替； 時(shí)序分析只關(guān)注主要時(shí)鐘路徑，缺少對(duì)接口的時(shí)序分析，約束不完備，時(shí)有遺漏等.產(chǎn)品中由于FPGA軟件缺陷引起的故障日益增多.由于FPGA時(shí)序器件的特性以及開發(fā)過(guò)程中測(cè)試驗(yàn)證的不充分，導(dǎo)致不少FPGA類軟件問(wèn)題在系統(tǒng)測(cè)試或外場(chǎng)使用時(shí)才暴露出來(lái)，例如：

某型號(hào)微波著陸接收模塊FPGA軟件模塊偶發(fā)出現(xiàn)低溫上電后內(nèi)部本振模塊不工作，導(dǎo)致微波著陸功能方位、 仰角數(shù)據(jù)輸出無(wú)效.

某型號(hào)綜合分機(jī)接口控制FPGA軟件在系統(tǒng)測(cè)試時(shí)，話音突然中斷.經(jīng)故障排查，原因?yàn)镕PGA中斷處理缺陷.

這些問(wèn)題偶發(fā)難以復(fù)現(xiàn)，環(huán)境依賴性強(qiáng)，問(wèn)題排查困難，嚴(yán)重影響了FPGA產(chǎn)品質(zhì)量和科研生產(chǎn)進(jìn)度.

2 FPGA軟件測(cè)試過(guò)程概述

根據(jù)GJB 9433-2018《軍用可編程邏輯器件軟件測(cè)試要求》，F(xiàn)PGA軟件測(cè)試的基本步驟與常規(guī)軟件測(cè)試相同，都需要進(jìn)行測(cè)試策劃、 測(cè)試設(shè)計(jì)與實(shí)現(xiàn)、 測(cè)試執(zhí)行和測(cè)試總結(jié)4個(gè)階段[3].但是由于FPGA 軟件的特殊性，其測(cè)試過(guò)程中涉及到功能仿真、 時(shí)序仿真、 靜態(tài)時(shí)序分析、 邏輯等效性驗(yàn)證、 跨時(shí)鐘域檢查等區(qū)別于傳統(tǒng)軟件測(cè)試的內(nèi)容[4].因此，本節(jié)針對(duì)FPGA軟件特點(diǎn)研究FPGA軟件測(cè)試過(guò)程，對(duì)其測(cè)試流程的各個(gè)階段的具體內(nèi)容進(jìn)行了重新規(guī)劃設(shè)計(jì)，F(xiàn)PGA軟件測(cè)試過(guò)程如圖 1 所示[5].

2.1 測(cè)試策劃

測(cè)試方根據(jù)測(cè)評(píng)任務(wù)書、 合同或其他等效文件，以及被測(cè)軟件的任務(wù)書或需求規(guī)格說(shuō)明等設(shè)計(jì)文檔進(jìn)行測(cè)試策劃，編制軟件測(cè)試計(jì)劃.軟件測(cè)試計(jì)劃應(yīng)經(jīng)過(guò)評(píng)審，并應(yīng)受到變更控制和版本控制.

2.2 測(cè)試設(shè)計(jì)與實(shí)現(xiàn)

測(cè)試方根據(jù)軟件測(cè)試計(jì)劃和軟件測(cè)試需求規(guī)格說(shuō)明進(jìn)行測(cè)試設(shè)計(jì)與實(shí)現(xiàn).測(cè)試設(shè)計(jì)的工作要求如下： 選定測(cè)試工具，建立并驗(yàn)證測(cè)試環(huán)境，確定測(cè)試優(yōu)先級(jí)，設(shè)計(jì)測(cè)試用例集，編制測(cè)試說(shuō)明.軟件測(cè)試說(shuō)明應(yīng)經(jīng)過(guò)評(píng)審，得到相關(guān)人員的認(rèn)可，并應(yīng)受到變更控制和版本控制.同時(shí)需要根據(jù)情況進(jìn)行修訂.

2.3 測(cè)試執(zhí)行

根據(jù)所選定的測(cè)試環(huán)境、 測(cè)試工具以及設(shè)計(jì)的測(cè)試用例、 測(cè)試方法，執(zhí)行規(guī)定的測(cè)試項(xiàng)目和內(nèi)容.在執(zhí)行過(guò)程中應(yīng)如實(shí)地記錄測(cè)試過(guò)程、 結(jié)果(必要時(shí)包含中間結(jié)果)以及發(fā)現(xiàn)問(wèn)題的現(xiàn)象，填寫軟件問(wèn)題報(bào)告單.

2.4 測(cè)試總結(jié)

測(cè)試方應(yīng)根據(jù)軟件任務(wù)書、 軟件需求規(guī)格說(shuō)明、 測(cè)試計(jì)劃、 測(cè)試說(shuō)明、 測(cè)試記錄、 軟件問(wèn)題報(bào)告單，對(duì)測(cè)試工作和被測(cè)軟件進(jìn)行分析與評(píng)價(jià).編寫測(cè)評(píng)報(bào)告.對(duì)測(cè)試工作的分析與評(píng)價(jià)，總結(jié)測(cè)試文檔和測(cè)試環(huán)境的變化情況及相應(yīng)原因，總結(jié)測(cè)試問(wèn)題及采取的措施情況； 在測(cè)試異常終止時(shí)，說(shuō)明未能被測(cè)試活動(dòng)充分覆蓋的范圍及其理由.對(duì)被測(cè)軟件的分析與評(píng)價(jià)，總結(jié)發(fā)現(xiàn)的軟件問(wèn)題及每一個(gè)問(wèn)題的處理和確認(rèn)情況； 總結(jié)通過(guò)測(cè)試被測(cè)軟件與軟件任務(wù)書或者軟件需求之間的差異，可提出改進(jìn)建議.

3 雷達(dá)FPGA軟件測(cè)試設(shè)計(jì)與實(shí)現(xiàn)

雷達(dá)FPGA軟件測(cè)試包括靜態(tài)測(cè)試和動(dòng)態(tài)測(cè)試兩部分[6].靜態(tài)測(cè)試一般在動(dòng)態(tài)測(cè)試之前完成，F(xiàn)PGA軟件靜態(tài)測(cè)試技術(shù)包括文檔審查、 靜態(tài)分析、 代碼審查、 跨時(shí)鐘域檢查、 靜態(tài)時(shí)序分析和邏輯等效性分析6種測(cè)試類型.FPGA軟件動(dòng)態(tài)測(cè)試技術(shù)包括功能仿真測(cè)試和時(shí)序仿真測(cè)試[7，8].

3.1 雷達(dá)FPGA軟件靜態(tài)測(cè)試

3.1.1 文檔審查

針對(duì)FPGA軟件特點(diǎn)，特別是有別于傳統(tǒng)雷達(dá)軟件檢查內(nèi)容，對(duì)文檔中內(nèi)外接口狀態(tài)、 時(shí)序圖及時(shí)序參數(shù)、 寄存器/存儲(chǔ)器的定義、 同步電路、 異步電路設(shè)計(jì)方式、 跨時(shí)鐘域設(shè)計(jì)方式、 復(fù)位電路設(shè)計(jì)原則及要求、 對(duì)IP核的論證、 驗(yàn)證情況和使用說(shuō)明、 設(shè)計(jì)和實(shí)現(xiàn)約束描述等方面并結(jié)合文檔的完整性、 規(guī)范性、 正確性和一致性等逐項(xiàng)列出審查條目.

3.1.2 靜態(tài)分析

靜態(tài)分析依據(jù)FPGA軟件編碼規(guī)范，使用編碼規(guī)則檢查工具對(duì)時(shí)鐘域復(fù)位規(guī)則、 可綜合性規(guī)則、 異步時(shí)鐘域檢查、 時(shí)序約束檢查及編碼風(fēng)格等檢查是否符合編碼規(guī)范，輔助測(cè)試人員發(fā)現(xiàn)可編程邏輯器件問(wèn)題.

雷達(dá)FPGA軟件編碼規(guī)范參考《軍用可編程邏輯器件軟件編程語(yǔ)言安全子集》、 《航空裝備FPGA編碼要求》，覆蓋總裝下發(fā)的《軍用可編程邏輯器件軟件編程語(yǔ)言安全子集》要求，包含12類強(qiáng)制或推薦規(guī)范，具體編碼規(guī)范如表 1 所示。

目前市場(chǎng)上主流的編碼規(guī)格檢查工具主要有LEDA，HDL designer，Alint，Vlint等.

3.1.3 代碼審查

代碼審查要對(duì)代碼和設(shè)計(jì)的一致性、 代碼執(zhí)行標(biāo)準(zhǔn)的情況、 代碼邏輯表達(dá)的正確性、 代碼結(jié)構(gòu)的合理性以及代碼的可讀性等進(jìn)行審查.測(cè)試人員需要仔細(xì)閱讀相關(guān)文檔，對(duì)設(shè)計(jì)充分熟悉，然后對(duì)照代碼審查單，逐行認(rèn)真閱讀代碼進(jìn)行人工審查.人工審查中，重點(diǎn)關(guān)注無(wú)法通過(guò)工具自動(dòng)分析發(fā)現(xiàn)的各種問(wèn)題，如算法實(shí)現(xiàn)的問(wèn)題、 編碼與設(shè)計(jì)不符的問(wèn)題、 代碼設(shè)計(jì)中存在的邏輯問(wèn)題等.

3.1.4 靜態(tài)時(shí)序分析

靜態(tài)時(shí)序分析是利用靜態(tài)時(shí)序分析工具來(lái)分析邏輯綜合或布局布線后得到的靜態(tài)時(shí)序信息，根據(jù)信息提示找出不滿足建立/保持時(shí)間路徑以及不符合約束路徑的過(guò)程.

靜態(tài)時(shí)序分析至少對(duì)可編程邏輯器件軟件最好、 最差和典型工況下建立、 保持時(shí)間、 異步復(fù)位的恢復(fù)/移除時(shí)間進(jìn)行分析記錄，時(shí)序分析的路徑覆蓋率為100%.

除了集成開發(fā)環(huán)境ISE自帶的靜態(tài)時(shí)序分析工具TimingAnalyzer和Quartus自帶的靜態(tài)時(shí)序分析工具TimeQuest外，目前業(yè)界使用較多的第三方靜態(tài)時(shí)序分析工具是Synopsys公司的PrimeTime.

3.1.5 跨時(shí)鐘域檢查

跨時(shí)鐘域檢查利用跨時(shí)鐘域檢查工具對(duì)可編程邏輯器件軟件中多時(shí)鐘域之間的交互問(wèn)題進(jìn)行檢查，避免亞穩(wěn)態(tài)等不穩(wěn)定的電路設(shè)計(jì).

跨時(shí)鐘域檢查工具包括： Mentor Graphics公司的0in CDC工具，SpyGlass(CDC)工具.

3.1.6 邏輯等效性檢查

邏輯等效性檢查用于檢查綜合或布局布線過(guò)程中引入的錯(cuò)誤，避免最終所得到的邏輯電路與設(shè)計(jì)存在偏差.

邏輯等效性分析要對(duì)可編程邏輯器件的RTL級(jí)代碼、 邏輯綜合之后的網(wǎng)表文件、 布局布線之后的網(wǎng)表文件兩兩之間開展的邏輯一致性檢查.

測(cè)試要借助于等效性分析工具對(duì)文件之間的等效性進(jìn)行分析，人工對(duì)結(jié)果信息進(jìn)行二次分析，對(duì)問(wèn)題進(jìn)行追蹤和定位.

Synopys公司的Formality工具支持FPGA的邏輯等效性檢查，驗(yàn)證RTL代碼和綜合后網(wǎng)表，綜合后網(wǎng)表和布局布線后網(wǎng)表是否邏輯一致.

3.2 雷達(dá)FPGA軟件動(dòng)態(tài)測(cè)試

3.2.1 功能仿真

功能仿真在不考慮構(gòu)成電路邏輯和門的時(shí)間延遲前提下，著重考核電路在理想環(huán)境下的行為與設(shè)計(jì)構(gòu)想之間的一致性.

功能仿真用例測(cè)試類型覆蓋功能、 性能、 接口、 可靠性、 余量、 強(qiáng)度、 恢復(fù)性、 邊界等，并給出動(dòng)態(tài)仿真結(jié)果.

專業(yè)仿真測(cè)試環(huán)境包括： ModelSim、 Questa、 VCS-MX等.結(jié)合EDA開發(fā)工具QuartusII、 ISE、 Vivado等，能支持Verilog、 VHDL、 Systemverilog和SystemC的RTL仿真、 綜合后網(wǎng)表仿真、 時(shí)序仿真等[9，10].

3.2.2 時(shí)序仿真

時(shí)序仿真是針對(duì)加入器件延時(shí)和線延時(shí)的布局布線后網(wǎng)表，使用動(dòng)態(tài)分析的方法考核電路與設(shè)計(jì)構(gòu)想之間的一致性.

測(cè)試可編程邏輯器件軟件布局布線后的邏輯網(wǎng)表功能和時(shí)序是否滿足設(shè)計(jì)要求，通過(guò)仿真工具運(yùn)行與功能仿真相同的激勵(lì)，對(duì)可編程邏輯器件軟件布局布線后的邏輯網(wǎng)表進(jìn)行仿真，分別添加3種工況(最好、 最壞、 典型)下的SDF文件，對(duì)功能和時(shí)序進(jìn)行測(cè)試.

4 應(yīng)用實(shí)例

以軟件測(cè)試為基礎(chǔ)的FPGA 測(cè)試技術(shù)已經(jīng)在雷達(dá)的各個(gè)分系統(tǒng)中得到了成功的應(yīng)用.以雷達(dá)某波控機(jī)FPGA軟件測(cè)試為例，該系統(tǒng)以Xilinx公司的XQ2V3000芯片為宿主機(jī)，采用Verilog語(yǔ)言開發(fā)，實(shí)現(xiàn)了SAR天線的波束控制功能，配合內(nèi)定標(biāo)器完成靈活的定標(biāo)功能.同時(shí)采集SAR天線監(jiān)測(cè)數(shù)據(jù)，向SAR監(jiān)控定時(shí)器傳遞天線和波控機(jī)監(jiān)測(cè)數(shù)據(jù).程序清單如表 2 所示.

表 2 波控FPGA軟件程序清單

測(cè)試人員根據(jù)測(cè)試總體方案的要求對(duì)該系統(tǒng)進(jìn)行了文檔審查、 靜態(tài)分析、 靜態(tài)時(shí)序分析、 代碼審查、 功能測(cè)試/功能仿真測(cè)試、 時(shí)序仿真測(cè)試共6種測(cè)試類型的測(cè)試.搭建了仿真測(cè)試環(huán)境，進(jìn)行了各模塊的功能驗(yàn)證，開展時(shí)序仿真進(jìn)行時(shí)序分析.測(cè)試結(jié)果如下.

4.1 文檔審查

測(cè)試人員對(duì)開發(fā)方提供的需求規(guī)格說(shuō)明和設(shè)計(jì)說(shuō)明兩份文檔的完整性、 準(zhǔn)確性、 一致性和規(guī)范性進(jìn)行了審查，發(fā)現(xiàn)文檔內(nèi)容欠完整、 準(zhǔn)確，缺接口信號(hào)定義、 時(shí)序關(guān)系、 協(xié)議數(shù)據(jù)定義等描述.軟件開發(fā)人員修改了需求和設(shè)計(jì)文檔.

4.2 靜態(tài)分析

靜態(tài)分析采用Alint工具自定義的規(guī)則集進(jìn)行編碼規(guī)則檢查，發(fā)現(xiàn)頂層文件有門級(jí)邏輯、 模塊缺端口信號(hào)和內(nèi)部信號(hào)說(shuō)明、 模塊端口信號(hào)排列不符合格式要求等問(wèn)題，提出改進(jìn)建議后均進(jìn)行了相應(yīng)處理.

4.3 代碼審查

代碼審查發(fā)現(xiàn)代碼和設(shè)計(jì)文檔不一致后全部修改正確.

4.4 靜態(tài)時(shí)序分析

靜態(tài)時(shí)序分析采用ISE自帶的靜態(tài)時(shí)序分析工具TimingAnalyzer對(duì)軟件布局布線后的門級(jí)網(wǎng)表在最好、 典型、 最差工況下進(jìn)行時(shí)序分析檢查，分析檢查結(jié)果為： 未發(fā)現(xiàn)時(shí)序錯(cuò)誤，滿足建立時(shí)間、 保持時(shí)間時(shí)序要求.靜態(tài)時(shí)序分析結(jié)果如表 3 所示.

表 3 靜態(tài)時(shí)序分析結(jié)果

4.5 功能仿真

采用Altera Modelsim工具在仿真環(huán)境下，對(duì)獨(dú)立功能的各個(gè)子模塊進(jìn)行比較全面的功能仿真，仿真語(yǔ)言為Verilog HDL.

圖 2 FPGA軟件仿真驗(yàn)證平臺(tái)Fig.2 FPGA software simulation verification platform

仿真驗(yàn)證平臺(tái)如圖 2 所示，對(duì)不同的子模塊寫不同的test_bench，test_bench產(chǎn)生激勵(lì)輸出作為待測(cè)子模塊的輸入，子模塊受輸入激勵(lì)產(chǎn)生輸出，觀察輸出結(jié)果，驗(yàn)證子模塊功能.

對(duì)各級(jí)子模塊進(jìn)行仿真測(cè)試，在對(duì)接口波形測(cè)試中發(fā)現(xiàn)，串行數(shù)據(jù)與需求規(guī)格說(shuō)明文檔中的定義不一致，需求文檔中的協(xié)議描述有誤，因此對(duì)該問(wèn)題不更動(dòng)代碼，修改需求文檔.

4.6 時(shí)序仿真

布局布線后，設(shè)計(jì)中添加了延遲信息.相應(yīng)總結(jié)報(bào)告如下：

系統(tǒng)時(shí)鐘clk： 外部時(shí)鐘i_clk 經(jīng)過(guò)BUFG延遲1 595 ps得到，作為各個(gè)子模塊的輸入時(shí)鐘；

看門狗o_wdi： 相比于內(nèi)部同步時(shí)鐘延遲約567 ps (輸出信號(hào))；

系統(tǒng)復(fù)位信號(hào)rst_4： 相比于內(nèi)部同步時(shí)鐘延遲約568 ps，作為其余各個(gè)子模塊的復(fù)位信號(hào)(內(nèi)部寄存器)；

時(shí)序報(bào)告的結(jié)果表明內(nèi)部邏輯各路徑滿足建立保持時(shí)間時(shí)序要求.

經(jīng)過(guò)測(cè)試以及相應(yīng)的修改和回歸，該FPGA 系統(tǒng)代碼質(zhì)量和可靠性得到了提高，系統(tǒng)功能、 性能得到了驗(yàn)證.

5 結(jié)束語(yǔ)

針對(duì)雷達(dá)FPGA軟件質(zhì)量管控中存在的問(wèn)題，以規(guī)范、 可操作性為目標(biāo)，開展FPGA軟件測(cè)試與驗(yàn)證研究.研究并制定符合雷達(dá)FPGA軟件的編碼規(guī)范、 測(cè)試規(guī)范，同時(shí)在實(shí)際項(xiàng)目中試點(diǎn)驗(yàn)證，實(shí)現(xiàn)持續(xù)改進(jìn).及早及時(shí)地發(fā)現(xiàn)和關(guān)閉FPGA 設(shè)計(jì)開發(fā)過(guò)程中存在的缺陷，提高了硬件描述語(yǔ)言的編寫質(zhì)量和系統(tǒng)的可靠性，并對(duì)FPGA的電路行為進(jìn)行了有效的驗(yàn)證.最終保證FPGA 產(chǎn)品的質(zhì)量，提升客戶的滿意度.