一種S波段寬帶偵察數(shù)字接收機(jī)的設(shè)計(jì)

孔夢華，祝瑞軍，陳文鋒，丁慶東

(中國船舶重工集團(tuán)公司第七二四研究所，南京 211153)

0 引 言

現(xiàn)代電子對抗的主要特點(diǎn)是信號覆蓋頻段寬且待處理信號復(fù)雜多變。為適應(yīng)現(xiàn)代電子戰(zhàn)需要，偵察接收機(jī)必須滿足以下幾個要求[1]：(1) 接近實(shí)時處理能力，(2)瞬時帶寬必須寬，(3)可以處理同時到達(dá)的多個信號，(4)較高的靈敏度和較大的動態(tài)范圍。

與傳統(tǒng)的模擬信道化技術(shù)相比，由于不存在模擬電路中的溫度漂移、增益變化以及直流電平漂移等現(xiàn)象，偵察數(shù)字接收機(jī)的數(shù)字信道化技術(shù)已經(jīng)成為現(xiàn)代電子戰(zhàn)爭研究的重點(diǎn)。

1 硬件設(shè)計(jì)

S波段寬帶偵察數(shù)字接收機(jī)主要包括前端模塊、S波段八通道合成器、混頻模塊、數(shù)字接收和處理模塊，見圖1。

8路射頻信號進(jìn)入前端模塊，經(jīng)過限幅低噪放放大、移相后合成一路，進(jìn)入混頻模塊?；祛l模塊將整個工作頻段內(nèi)800 MHz射頻信號濾波并分為兩個400 MHz的窄頻段分別進(jìn)行下變頻以抑制寬帶接收雜散，下變頻后將兩路輸出給數(shù)字接收和處理模塊。數(shù)字接收和處理模塊同時接收兩路400 MHz寬帶中頻信號，為降低對模擬濾波器要求增加ADC的采樣帶寬。ADC對每路800 MHz帶寬信號進(jìn)行采樣后送往FPGA作信道化處理，將800 MHz帶寬信號分為16個信道，每個信道50 MHz分別進(jìn)行處理。將處理得到的有效寬帶干擾信號頻率、帶寬等信息通過光纖傳輸至綜合信號處理模塊。

數(shù)字接收和處理模塊集成在一塊數(shù)字電路板上，分別由光纖接口電路、FPGA電路、單片機(jī)電路、時鐘分配電路、電源電路和ADC電路組成，見圖2。

FPGA芯片選擇XILINX公司的kintex-7系列的xc7k325t。FPGA電路的主要功能是：

(1) 接收ADC采集的800 MHz寬帶數(shù)字化信號，并進(jìn)行信道化處理后通過高速光纖接口將信號幅度、頻段等信息傳給信息處理機(jī)柜；

(2) 根據(jù)來自信息處理機(jī)柜的控制信號和命令，對數(shù)字接收和處理模塊的內(nèi)部模塊進(jìn)行時序控制、通道信息選取和傳輸?shù)龋?/p>

(3) 控制數(shù)控衰減器實(shí)現(xiàn)STC功能；

(4) 檢測來自模塊內(nèi)部的狀態(tài)信息送給綜合信號處理板。

ADC芯片選取TI的ADC12D1800RF，可直接射頻采樣，最高單通道采樣速率可達(dá)到3.6 GSPS，雙通道可達(dá)到1.8 GSPS，其轉(zhuǎn)換位數(shù)為12位，實(shí)際有效位數(shù)可以做到8位，即ADC芯片的動態(tài)范圍可以做到約48 dB。ADC芯片的輸入飽和功率為2 dBm，則ADC芯片的輸入信號范圍為-46～2 dBm。

光纖接口電路的功能是完成偵察接收機(jī)與信息處理機(jī)柜之間的數(shù)據(jù)交換光模塊的發(fā)送和接口管腳與FPGA的高速收發(fā)器接口相連，以及信號監(jiān)測和發(fā)送控制管腳與FPGA的IO口相連。

單片機(jī)電路主要實(shí)現(xiàn)與外部的網(wǎng)絡(luò)通訊功能，完成程序的遠(yuǎn)程加載、調(diào)試等功能。單片機(jī)與網(wǎng)絡(luò)交換芯片結(jié)合，可實(shí)現(xiàn)遠(yuǎn)程程序的加載與調(diào)試。

時鐘分配電路的功能是完成對時鐘信號的低失真分配，輸入1.6 GHz時鐘后分配出多路時鐘分別供ADC、FPGA等模塊使用。

2 信道化分析

傳統(tǒng)并行多通道接收機(jī)是通過并聯(lián)多個單通道接收機(jī)來實(shí)現(xiàn)的，其中的單通道接收機(jī)可分別偵察帶寬內(nèi)的多個通道的信號(本振頻率分別為w1,w2，…，wL，L為通道數(shù))進(jìn)行接收處理。這種并行的多通道接收機(jī)組成簡單，易于理解。但是，由于硬件設(shè)計(jì)的限制，這種接收機(jī)一般體積龐大，不易于攜帶，因此應(yīng)用范圍大大受限。本節(jié)研究基于多相濾波的信道化算法，一方面研究原型濾波器的帶內(nèi)平坦度和帶外抑制度以及濾波器組的全帶寬覆蓋度，實(shí)現(xiàn)對截獲信號的全概率分析；另一方面，對算法進(jìn)行優(yōu)化，使其便于硬件實(shí)現(xiàn)，提高其工程應(yīng)用價值[2-3]。

如前所述，本模塊頻率覆蓋帶寬為800 MHz，在圖1的混頻電路中產(chǎn)生兩路帶寬400 MHz的信號。為降低ADC采樣之前的抗混迭濾波器的設(shè)計(jì)難度，并充分利用ADC的高采樣率優(yōu)勢，ADC采樣率設(shè)為1.6 GSPS，并在數(shù)字化處理后的第2奈奎斯特區(qū)域800 MHz帶寬內(nèi)只選取其中有效的400 MHz帶寬信號送往后端處理。

由于設(shè)計(jì)中ADC兩通道采樣率均高達(dá)1.6 GSPS，ADC內(nèi)部兩倍降頻后輸出4路800 MSPS信號，F(xiàn)PGA無法直接對此高速率信號進(jìn)行處理，設(shè)計(jì)在FPGA內(nèi)部采用Demux技術(shù)將ADC輸出的4路800 MSPS高速率信號分成兩個16路并行的100 MSPS信號流進(jìn)行處理。16路并行信號流通過圖3中的多相濾波處理，即可得到16信道的基帶I/Q數(shù)據(jù)(每個信道覆蓋50 MHz)，其中每路前4個信道和后4個信道為無效信號。將最終FFT輸出的有用帶寬進(jìn)行組合，可以得到16路帶寬50 MHz的有用信號。對于接收機(jī)的偵察功能，由能量檢測法可得到16信道的幅度均值，經(jīng)由光纖送往信號處理分機(jī)，通過對不同頻帶內(nèi)信號幅度的判斷可以得到干擾信號所處的頻段。

由于偵察接收機(jī)接收的都是非合作信號，考慮采用50%的重疊信道劃分方式不僅可以實(shí)現(xiàn)帶寬內(nèi)干擾全概率截獲，而且過渡帶寬的增加可以顯著地減少濾波器的階數(shù)，節(jié)省FPGA資源。圖3中的濾波器組設(shè)計(jì)為由一個128階原型低通濾波器16抽取所得，原型低通濾波器通帶50 MHz，阻帶100 MHz，如圖4所示。

3 測試結(jié)果

3.1 ADC采樣測試

ADC采樣之后輸出4路800 MSPS的數(shù)字信號給FPGA。FPGA對高速率信號進(jìn)行接收后首先實(shí)現(xiàn)信道化之前的延時和抽取。將4路800 MSPS的數(shù)字信號轉(zhuǎn)換為兩個16路并行信號。通過chipscope對抽取后速率為100 MSPS的32路信號進(jìn)行測試，底噪如圖5所示。

在組件的8通道中的任一通道輸入某頻點(diǎn)-50 dBm的信號，將FPGA處理后的100 MSPS速率信號導(dǎo)入到Matlab進(jìn)行分析，可以看到時域信號和頻域信號如圖6所示[4]。

時域信號反映了輸入的單頻信號的頻率和幅度。由于混頻模塊中模擬濾波器通帶400 MHz，因此頻域信號中頻點(diǎn)周圍的底噪抬起，大于阻帶內(nèi)噪聲幅度。經(jīng)過測量計(jì)算，ADC的輸出信噪比為53 dB，有效位數(shù)為8.5 bit，動態(tài)范圍為51.2 dB，達(dá)到設(shè)計(jì)要求。

3.2 信道化輸出測試

在FPGA中對ADC采樣后的數(shù)據(jù)進(jìn)行抽取延時后進(jìn)入圖3所示的信道化處理流程。信道化處理后的信號時域和頻域分析圖如圖7所示。

在時域圖中可以看到，信道化處理后只有覆蓋輸入信號頻點(diǎn)的通道才有信號，否則只有噪聲。由于本文中采用無損信道處理技術(shù)，因此每一個信道的通帶覆蓋50 MHz帶寬，而阻帶覆蓋通帶之外的50 MHz帶寬。這導(dǎo)致50 MHz帶寬內(nèi)前25 MHz內(nèi)的信號會存在于前一個信道內(nèi)，后25 MHz內(nèi)的信號會存在于后一個信道內(nèi)，只有在信道正中間的頻率才不會泄漏到相鄰的頻帶內(nèi)。其幅度在頻域分析圖中可以看到，信號頻點(diǎn)存在于相鄰兩個信道內(nèi)，但泄漏到另一信道的信號幅度會受到阻帶的抑制。由于偵察組件需要對干擾信號進(jìn)行全頻段的覆蓋，因此無損信道化雖然會產(chǎn)生類似“偽頻點(diǎn)”的信號泄露，但依然可以取得很好的干擾信號檢測效果。

當(dāng)接收到的干擾信號頻率處于某一信道正中間時不會出現(xiàn)信號泄露。通過cordic IP core進(jìn)行幅度計(jì)算，此時各信道內(nèi)信號幅度如圖8所示。

在圖8中可以明顯看到，輸入信號頻率所在的信道其幅度遠(yuǎn)大于其他信道。將各信道的幅度等信息送給信息處理機(jī)柜后后者可以快速判別出干擾信號所處的頻段，然后通過捷變頻可以讓雷達(dá)信號避開干擾信號所處頻段，從而使雷達(dá)保持正常工作。經(jīng)測量，接收機(jī)動態(tài)范圍為45 dB，單通道靈敏度-93 dBm，符合設(shè)計(jì)要求。

4 結(jié)束語

為了避開干擾信號對雷達(dá)的影響，需要通過偵察接收機(jī)對干擾信號進(jìn)行實(shí)時偵察。由于干擾信號頻段的未知，因此偵察數(shù)字接收機(jī)要有能處理大帶寬信號的能力。目前雖然已有高速ADC可以對射頻信號進(jìn)行直接采樣，但是受限于FPGA的處理時鐘頻率，必須要對ADC采樣數(shù)字化的信號進(jìn)行抽取降采樣后才能處理。本文使用無損信道化處理技術(shù)，較好地實(shí)現(xiàn)了FPGA在低速時鐘域內(nèi)對高速寬帶信號的數(shù)字化處理，有效地解決了主動雷達(dá)工作帶寬內(nèi)干擾信號實(shí)時全概率截獲問題。