ESD應(yīng)力下改進(jìn)型SCR器件設(shè)計(jì)與漏電特性優(yōu)化

劉湖云，梁海蓮，顧曉峰，馬藝珂，王 鑫

(江南大學(xué) 物聯(lián)網(wǎng)技術(shù)應(yīng)用教育部工程研究中心，江蘇 無錫 214122)

在集成電路靜電放電(Electro-Static Discharge， ESD)防護(hù)中，可控硅(Silicon Controlled Rectifier， SCR)因具有單位面積的ESD魯棒性強(qiáng)、寄生電容小等優(yōu)勢(shì)而備受關(guān)注[1-3]．但是，由于SCR器件在ESD應(yīng)力作用下具有電壓深回滯、易閂鎖的缺點(diǎn)[4-6]，限制了其在ESD防護(hù)中的應(yīng)用．近年來，在提高傳統(tǒng)SCR、N跨橋改進(jìn)型SCR(N-bridge Modified SCR， NMSCR)及其多種改進(jìn)型SCR結(jié)構(gòu)的ESD防護(hù)性能方面，已取得了一定的研究進(jìn)展．例如，文獻(xiàn)[7]通過在NMSCR結(jié)構(gòu)中引入齊納二極管，以及文獻(xiàn)[8]提出的外接PMOS等輔助觸發(fā)的方法，均可有效降低器件的觸發(fā)電壓和開啟時(shí)間; 文獻(xiàn)[9]在雙向SCR中內(nèi)嵌PMOS的方法可減小器件的電壓回滯幅度; 文獻(xiàn)[10]通過在P阱中增加N型漂移層和P型暈環(huán)注入的方法有助于增強(qiáng)ESD魯棒性．但是研究人員在改善SCR器件各項(xiàng)ESD防護(hù)性能的同時(shí)，較少關(guān)注在ESD防護(hù)過程中器件的漏電特性變化．

金屬氧化物半導(dǎo)體(Metal Oxide Semiconductor，MOS)器件在ESD防護(hù)中具有工藝易兼容的優(yōu)點(diǎn)，但在ESD脈沖作用下易受熱效應(yīng)影響，導(dǎo)致器件的漏電流增大，削弱了器件的ESD防護(hù)可靠性[11-13]．通?？赏ㄟ^以下兩種途徑減小熱效應(yīng)對(duì)MOS器件ESD防護(hù)性能的影響[14-16]: 一是選取低熱阻材料，提高器件的散熱能力，但該類技術(shù)仍未完全成熟，低熱阻材料與集成電路制備工藝條件的匹配尚有待進(jìn)一步研究; 二是合理改進(jìn)器件結(jié)構(gòu)或版圖布局，促使器件內(nèi)部的晶格溫度均勻分布．

筆者提出一種內(nèi)嵌MOS結(jié)構(gòu)的N跨橋SCR器件(SCR embedded with the N bridge and MOS， SCR-N-MOS)，并通過優(yōu)化該器件版圖及其金屬布線，促進(jìn)內(nèi)部電流密度的均勻分布，防止器件內(nèi)部發(fā)生局部過熱，保證其漏電特性的穩(wěn)定．通過工藝計(jì)算機(jī)輔助設(shè)計(jì)(Technology Computer Aided Design，TCAD)技術(shù)和傳輸線脈沖(Transmission Line Pulse， TLP)測試，對(duì)NMSCR、SCR-N-MOS及其優(yōu)化前后在ESD應(yīng)力作用下漏電特性的變化特點(diǎn)進(jìn)行了比較分析．該器件的結(jié)構(gòu)設(shè)計(jì)及其版圖的金屬布線方法可為改善ESD防護(hù)器件的漏電特性提供參考．

1 器件結(jié)構(gòu)與TLP測試

1.1 器件結(jié)構(gòu)

圖1(a)和圖1(b)給出了NMSCR和SCR-N-MOS器件的剖面結(jié)構(gòu)及等效電路圖．與NMSCR相比，SCR-N-MOS既在N阱中引入了一個(gè)PMOS，又在P襯底上方引入了一個(gè)NMOS．

圖1 器件剖面結(jié)構(gòu)及等效電路圖

當(dāng)ESD應(yīng)力作用在NMSCR陽極端時(shí)，在N跨橋與P襯底界面處形成的PN結(jié)發(fā)生雪崩擊穿，產(chǎn)生的電子流向N阱，空穴流向P襯底．當(dāng)P襯底的寄生電阻Rp上的壓降達(dá)到 0.7 V 時(shí)，寄生NPN管T2導(dǎo)通．隨后，由于T2與寄生PNP管T1之間存在正反饋?zhàn)饔?，T1迅速導(dǎo)通，形成SCR電流泄放路徑，NMSCR完全開啟．

與NMSCR不同，當(dāng)ESD應(yīng)力作用在SCR-N-MOS的陽極端時(shí)，N阱與PMOS源端處形成的PN結(jié)先發(fā)生雪崩擊穿; ESD電流直接通過PMOS源端泄放到地，PMOS電流泄放路徑導(dǎo)通．當(dāng)ESD應(yīng)力持續(xù)增加時(shí)，N跨橋與P襯底形成的PN結(jié)發(fā)生雪崩擊穿，SCR電流泄放路徑導(dǎo)通．同時(shí)，由于N跨橋與NMOS漏端之間的間距S較小，反偏PN-NMOS電流泄放路徑也迅速導(dǎo)通．此時(shí)，SCR-N-MOS完全導(dǎo)通，形成PMOS、SCR和反偏PN-NMOS這3條ESD電流泄放路徑．其中，PMOS有助于降低器件的觸發(fā)電壓，反偏PN-NMOS電流泄放路徑有利于降低SCR電流泄放路徑的電流密度，削弱SCR的正反饋程度，因此SCR-N-MOS器件具有較高的維持電壓．

1.2 TLP測試與分析

基于0.25 μm Bipolar-CMOS-DMOS(BCD)工藝制備了NMSCR和SCR-N-MOS實(shí)驗(yàn)器件．利用Barth 4002型傳輸線脈沖測試儀測得的NMSCR和SCR-N-MOS的特性曲線如圖2所示，具有相同形狀的實(shí)心和空心符號(hào)曲線分別表示同一器件在瞬態(tài)ESD應(yīng)力作用下的電流-電壓(I-V)關(guān)系和電流-穩(wěn)態(tài)漏電流(I-IL)關(guān)系．可以看出，與NMSCR相比，SCR-N-MOS的觸發(fā)電壓從 19.2 V 下降至 16.8 V，電壓回滯幅度減小了約28.6%．然而，與NMSCR約 10-9A 量級(jí)的漏電流IL相比，SCR-N-MOS的IL較大，且具有緩慢退化的特點(diǎn)，尤其當(dāng)ESD瞬態(tài)電流I從 2.0 A 增大到 3.2 A 時(shí)，IL從 2.8× 10-7A 逐漸退化至 1.7× 10-5A，表明該器件具有漏電流不穩(wěn)定特性，不能構(gòu)成有效的ESD防護(hù)．

2 漏電特性的分析與優(yōu)化

2.1 仿真實(shí)驗(yàn)與分析

利用TCAD中Sentaurus軟件仿真，探究器件在ESD應(yīng)力作用下漏電流不穩(wěn)定特性的內(nèi)在物理機(jī)制．當(dāng)對(duì)實(shí)驗(yàn)器件施加一上升和下降沿均為 10 ns、脈寬為 100 ns 的 10-4A 的ESD電流脈沖時(shí)，得到器件晶格溫度分布如圖3(a)和圖3(c)所示，與NMSCR相比，SCR-N-MOS具有更高的晶格溫度，且最高可達(dá) 1 160.5 K，表明器件內(nèi)部的局部過熱現(xiàn)象較嚴(yán)重．這是由于ESD應(yīng)力作用下的N跨橋與P襯底、P襯底與NMOS漏端之間的空間耗盡區(qū)會(huì)逐漸交疊，形成高場耗盡區(qū)．該高場耗盡區(qū)會(huì)導(dǎo)致器件晶格溫度的上升，并最終引起電流聚集效應(yīng)．如圖3(b)和圖3(d)所示，在 10 V 直流電壓作用下，NMSCR無明顯電流路徑，而SCR-N-MOS內(nèi)部晶格溫度較高區(qū)域存在一條由N跨橋、P襯底、NMOS漏端、P襯底和NMOS源端構(gòu)成的漏電流路徑．

圖3 器件TCAD仿真結(jié)果

圖4 SCR-N-MOS器件優(yōu)化前后的版圖

2.2 漏電特性的優(yōu)化設(shè)計(jì)

若能抑制器件內(nèi)部晶格溫度的不均勻分布，便可有效地改善器件的漏電特性．SCR-N-MOS器件優(yōu)化前后的版圖如圖4所示，現(xiàn)斷開N跨橋與陽極端、NMOS源端與陰極端的金屬連接，再將NMOS源漏互換，然后分別連接N跨橋與NMOS漏端、陰極端與NMOS源端，得到優(yōu)化后的SCR-N-MOS．器件優(yōu)化后，NMOS漏端與N跨橋之間的距離增加，有利于分散器件的高電場強(qiáng)度區(qū)域，削弱器件的熱效應(yīng);同時(shí)NMOS漏端與陰極P+注入?yún)^(qū)之間的距離減小，可縮短ESD電流的泄放路徑，有利于減小器件的觸發(fā)電壓;此外，由于N跨橋不再直接與陽極端相連，可降低N跨橋處電場強(qiáng)度，并且通過金屬連線將ESD電流從N跨橋引至NMOS漏端后，可降低器件局部過熱區(qū)域的電流密度，有利于防止器件在NMOS的柵端發(fā)生電流聚集效應(yīng)．

圖5 縱向深度為0.1 μm處SCR-N-MOS優(yōu)化前后的總電流密度與電場強(qiáng)度分布

在10-4A的ESD電流作用下，版圖改進(jìn)前后的SCR-N-MOS器件內(nèi)部縱向深度Y為 0.1 μm 截面處的電流密度J和電場強(qiáng)度E分布曲線如圖5所示．結(jié)果表明，與金屬版圖優(yōu)化前相比，優(yōu)化后SCR-N-MOS僅在該截面的橫向長度X為 16.5～ 18 μm 處同時(shí)具有高電流密度和高電場強(qiáng)度，功率密度聚集效應(yīng)明顯削弱，而且電場強(qiáng)度峰值從 9× 106V/cm 大幅降至 3× 106V/cm． 因此，該器件內(nèi)部晶格溫度峰值也隨之下降至 341.5 K，降幅達(dá)約70.6%，如圖6(a)所示．同時(shí)，對(duì)版圖優(yōu)化后的SCR-N-MOS進(jìn)行靜態(tài)仿真，在 10 V 直流電壓作用下，器件內(nèi)部的電流密度J分布如圖6(b)所示．與圖3(d)相比，器件內(nèi)部已無明顯的漏電流路徑，進(jìn)一步證明該器件具有較好的局部過熱抑制能力，有利于改善器件的漏電特性．

圖6 優(yōu)化后SCR-N-MOS TCAD仿真結(jié)果

圖7 優(yōu)化前后SCR-B-MOS的TLP特性曲線

SCR-N-MOS在版圖優(yōu)化前后的TLP特性曲線如圖7所示．與優(yōu)化前相比，優(yōu)化后的SCR-N-MOS的觸發(fā)電壓從 16.8 V 降至 12.5 V，電壓回滯幅度減小約13.8%．并且，由于器件N跨橋與NMOS源端之間的間距減小，降低了內(nèi)部的導(dǎo)通電阻，增大了二次擊穿電流，增強(qiáng)了器件的ESD魯棒性．同時(shí)，在該器件發(fā)生二次擊穿前，其IL能穩(wěn)定在 10-9A 量級(jí)．實(shí)驗(yàn)測試結(jié)果表明，該優(yōu)化方法可避免器件發(fā)生漏電流退化現(xiàn)象，提高器件的ESD防護(hù)可靠性．

3 結(jié) 束 語

基于0.25 μm BCD工藝制備了NMSCR和SCR-N-MOS器件，TLP測試結(jié)果表明，SCR-N-MOS的電壓回滯幅度可降低約28.6%，但器件的漏電較大且不夠穩(wěn)定．TCAD仿真結(jié)果表明，熱效應(yīng)是造成器件漏電特性較差的主要原因．通過調(diào)整SCR-N-MOS的版圖及其金屬布線，不僅改善了器件的漏電特性，降低了電壓回滯幅度，還提高了ESD魯棒性．版圖優(yōu)化后的SCR-N-MOS器件適用于具有小回滯窄ESD設(shè)計(jì)窗口的片上集成電路的ESD防護(hù)．