基于FPGA的高速并行濾波器設(shè)計(jì)與實(shí)現(xiàn)

文明

（中國(guó)電子科技集團(tuán)公司第二十研究所，西安 710068）

0 引言

隨著近年來(lái)通信技術(shù)的快速發(fā)展，在個(gè)人通信、軍事通信領(lǐng)域?qū)拵Т笕萘啃畔鬏數(shù)男枨蟪掷m(xù)增加。比如，移動(dòng)通信領(lǐng)域中高清多媒體業(yè)務(wù)的高速傳輸需求以及軍事偵察領(lǐng)域中 SAR圖像、高清視頻等信息的實(shí)時(shí)傳輸需求等。因此，未來(lái)無(wú)線通信將需要數(shù)百 Msps到數(shù) Gsps的傳輸帶寬以及數(shù)Gbps到數(shù)十Gbps的信息傳輸速率。

目前高速通信系統(tǒng)的實(shí)現(xiàn)主要是通過(guò)可編程技術(shù)，在FPGA上實(shí)現(xiàn)信息的編譯碼、基帶信號(hào)的調(diào)制解調(diào)、成形濾波等。從FPGA實(shí)現(xiàn)的方面考慮，為提高FPGA內(nèi)部復(fù)雜算法工作的穩(wěn)定性，并減小FPGA布局布線的復(fù)雜度，最好將FPGA的主時(shí)鐘設(shè)計(jì)在100MHz左右。因此，對(duì)于1Gsps左右的高速率數(shù)據(jù)傳輸?shù)奶幚硇枰捎貌⑿刑幚斫Y(jié)構(gòu)，以此來(lái)減小對(duì)FPGA工作頻率的約束。但是，并行路數(shù)越多，硬件實(shí)現(xiàn)復(fù)雜度越高，所以需要在資源和速度方面進(jìn)行折中考慮。

本文研究基于FPGA的1Gsps符號(hào)速率下的高速并行濾波器設(shè)計(jì)與實(shí)現(xiàn)問(wèn)題。首先分析影響濾波器性能的主要參數(shù)，并進(jìn)行仿真分析，然后研究并行濾波器的實(shí)現(xiàn)方法，包括時(shí)域并行濾波方法和頻域并行濾波方法，提出了高速通信系統(tǒng)（≥1Gsps）發(fā)射端和接收端成形濾波器的設(shè)計(jì)結(jié)構(gòu)，最后在FPGA上驗(yàn)證了該結(jié)構(gòu)的有效性。

1 高速濾波器設(shè)計(jì)

升余弦濾波器廣泛應(yīng)用于基于PSK和QAM調(diào)制方式的通信系統(tǒng)中，它屬于滿足奈奎斯特準(zhǔn)則的脈沖成形濾波器。對(duì)于采用升余弦濾波器的通信系統(tǒng)，在濾波器輸出信噪比最大的時(shí)刻進(jìn)行判決，可以得到最小的差錯(cuò)概率。升余弦濾波器的傳遞函數(shù)為[2]

其中，f為信號(hào)頻率，α為滾降因子，Ts為符號(hào)周期。

在實(shí)際應(yīng)用中，升余弦濾波器可以在發(fā)射端和接收端使用同樣的濾波器來(lái)實(shí)現(xiàn)。在發(fā)射端濾波器可以限制發(fā)射信號(hào)的帶寬，減小相鄰信道間的干擾；在接收端可以濾除帶外噪聲。

在濾波器的設(shè)計(jì)中，需要分析濾波器的各個(gè)參數(shù)濾波器性能的影響，并進(jìn)行權(quán)衡取舍，選擇合適的濾波器參數(shù)。對(duì)于本文采用的根升余弦濾波器，其主要參數(shù)為滾降因子α、濾波器階數(shù)，在具體實(shí)現(xiàn)中需要考慮濾波器系數(shù)的量化位數(shù)對(duì)濾波器性能的影響。

α的取值范圍為0到1，對(duì)于0α=，升余弦濾波器對(duì)應(yīng)于具有最小帶寬的矩形濾波器，但它是物理不可實(shí)現(xiàn)的，隨著滾降因子α的增加，在時(shí)域上，幅度在增大，相鄰符號(hào)間隔內(nèi)的時(shí)間旁瓣減小，如圖1所示；在頻域上，濾波器的主瓣帶寬在增大，第一旁瓣的衰減也同時(shí)增加，如圖2所示。

圖1 不同α情況下的濾波器沖激響應(yīng)圖

濾波器階數(shù)與通帶及阻帶的衰減有關(guān)，階數(shù)越高，濾波器的通帶越平、阻帶衰減越大以及過(guò)渡帶越窄，如圖3所示，但同樣地，濾波器階數(shù)越高，濾波器的群時(shí)延也就越大，使得系統(tǒng)更容易受到定時(shí)抖動(dòng)的影響。

圖2 不同α情況下的濾波器幅頻響應(yīng)圖

圖3 不同階數(shù)濾波器情況下的濾波器幅頻響應(yīng)圖

圖4 濾波器系數(shù)在不同量化情況下的幅頻響應(yīng)圖

在濾波器的實(shí)現(xiàn)結(jié)構(gòu)中，由于FPGA在處理定點(diǎn)數(shù)運(yùn)算方面的優(yōu)勢(shì)，需要對(duì)濾波器系數(shù)進(jìn)行量化，考慮到有限字長(zhǎng)效應(yīng)，量化的位數(shù)越多，濾波器的通帶越窄，阻帶的衰減越大，其幅頻響越接近于浮點(diǎn)數(shù)時(shí)的情況，如圖4所示；但同樣地，量化位數(shù)越多，需要的運(yùn)算邏輯資源也就越多。

2 高速濾波器的FPGA實(shí)現(xiàn)

2.1 高速調(diào)制解調(diào)系統(tǒng)架構(gòu)

由于受器件最高工作頻率限制，基于FPGA的串行處理速度無(wú)法實(shí)現(xiàn)1Gsps符號(hào)速率的信號(hào)實(shí)時(shí)處理，因此需采用并行處理的方式來(lái)降低每條路徑上的時(shí)鐘頻率要求。并行路數(shù)越多，所需的計(jì)算量也就越大。

表1 ≥1Gsps符號(hào)速率下不同并行路數(shù)比較（fs = 4/Ts ）

根據(jù)表1中的分析，可采用32路并行處理的方式實(shí)現(xiàn)1Gsps符號(hào)速率的數(shù)據(jù)傳輸。因此，對(duì)于實(shí)現(xiàn)1Gsps符號(hào)速率的通信調(diào)制解調(diào)系統(tǒng)示意圖如圖5所示。

圖5 高速通信調(diào)制解調(diào)系統(tǒng)框圖

系統(tǒng)中采用α=0.4，階數(shù)為32的根升余弦濾波器作為發(fā)射端和接收端的成形濾波器。

2.2 并行濾波器實(shí)現(xiàn)結(jié)構(gòu)

對(duì)于并行成形濾波器結(jié)構(gòu)的設(shè)計(jì)可采用時(shí)域與頻域兩種方式實(shí)現(xiàn)。

多相濾波結(jié)構(gòu)是多速率信號(hào)處理中抽取濾波器和插值濾波器最常用的時(shí)域?qū)崿F(xiàn)結(jié)構(gòu)。通過(guò)該結(jié)構(gòu)可以大大降低對(duì)處理速度的要求以及運(yùn)算的復(fù)雜度[1]。因此，可采用多相濾波結(jié)構(gòu)進(jìn)行發(fā)射端和接收端升余弦濾波器的設(shè)計(jì)，其中：

FIR濾波器一般都是用線性卷積實(shí)現(xiàn)的，而線性卷積可以通過(guò)基于FFT的頻域?yàn)V波實(shí)現(xiàn)，因此，可采用頻域?yàn)V波結(jié)構(gòu)來(lái)進(jìn)行發(fā)射端和接收端升余弦濾波器的設(shè)計(jì)。首先，分別計(jì)算輸入序列、濾波器系數(shù)的FFT，然后相乘，最后通過(guò)IFFT即可得到卷積結(jié)果。

2.3 發(fā)射成形濾波器實(shí)現(xiàn)

實(shí)際中，通信系統(tǒng)的發(fā)射端需要對(duì)調(diào)制信號(hào)進(jìn)行升采樣，經(jīng)過(guò)正交調(diào)制后轉(zhuǎn)換成模擬信號(hào)發(fā)射出去，而接收端則需要在符號(hào)定時(shí)同步后對(duì)接收信號(hào)進(jìn)行降采樣，以滿足解調(diào)的要求。

結(jié)合上文的分析，1Gsps系統(tǒng)的發(fā)射端可采用8路并行的方式進(jìn)行濾波。首先將濾波器系數(shù)進(jìn)行4倍抽取得到4路的多相濾波器系數(shù)，然后每一路輸入的調(diào)制符號(hào)分別經(jīng)過(guò) 4個(gè)分解后的多相濾波，最后得到 32路的濾波后數(shù)據(jù)。具體的實(shí)現(xiàn)結(jié)構(gòu)框圖如圖6所示。該濾波器實(shí)現(xiàn)結(jié)構(gòu)一共需要(9+8×3)×8×2次實(shí)數(shù)乘法，(8+7×3)×8×2次實(shí)數(shù)加法。

同樣地，發(fā)射成形濾波器也可采用頻域?yàn)V波方式實(shí)現(xiàn)。由于濾波器的輸入信號(hào)序列是連續(xù)的，而濾波器系數(shù)是有限長(zhǎng)的，因此，可采用重疊保留法對(duì)信號(hào)進(jìn)行分段處理，即將N點(diǎn)的輸入序列按長(zhǎng)度分成每一段與前(M- 1 )個(gè)樣本重疊，保留最后(N-M+ 1 )個(gè)輸出樣本，最后將這些輸出串接成一個(gè)序列即可得到濾波輸出結(jié)果。

圖6 發(fā)射端時(shí)域并行濾波結(jié)構(gòu)示意圖

具體地，一個(gè)調(diào)制符號(hào)經(jīng)過(guò)4倍上采樣后的32路數(shù)據(jù)，經(jīng)重疊保留后變?yōu)?4路，再經(jīng)過(guò)64點(diǎn)并行FFT運(yùn)算、乘以頻率濾波器系數(shù)，最后經(jīng)過(guò)并行IFFT，選擇其中的 32路輸出數(shù)據(jù)即可得到濾波結(jié)果，如圖7所示。其中，64點(diǎn)并行FFT可采用基-4的蝶形實(shí)現(xiàn)，以減少FFT實(shí)現(xiàn)級(jí)數(shù)及運(yùn)算量，具體的實(shí)現(xiàn)結(jié)構(gòu)框圖如圖8所示；其中基-4的蝶形的實(shí)現(xiàn)結(jié)構(gòu)如圖9所示。因?yàn)?1，所以每個(gè)蝶形運(yùn)算包含3次復(fù)數(shù)乘法和12次復(fù)數(shù)加法。該濾波器實(shí)現(xiàn)結(jié)構(gòu)一共需要48×4+64次復(fù)數(shù)乘法，12×16×5次復(fù)數(shù)加法。其中一次復(fù)數(shù)加法可以通過(guò)兩次實(shí)數(shù)加法實(shí)現(xiàn)，一次復(fù)數(shù)乘法可以通過(guò)三次實(shí)數(shù)乘法和三次實(shí)數(shù)加法實(shí)現(xiàn)。

圖7 發(fā)射端頻域并行濾波結(jié)構(gòu)示意圖

圖8 基-4的64點(diǎn)并行FFT實(shí)現(xiàn)結(jié)構(gòu)示意圖

因此，通過(guò)在實(shí)現(xiàn)復(fù)雜度方面對(duì)比，在發(fā)射端更適合采用時(shí)域并行多相濾波結(jié)構(gòu)實(shí)現(xiàn)根升余弦濾波器。

圖9 基-4的FFT蝶形實(shí)現(xiàn)結(jié)構(gòu)

2.4 接收成形濾波器實(shí)現(xiàn)

在接收端，考慮到系統(tǒng)需要在濾波后進(jìn)行符號(hào)定時(shí)同步，找到接收符號(hào)的最佳采樣點(diǎn)，所以需要將 32路輸出數(shù)據(jù)全部保留，在定時(shí)同步后再進(jìn)行數(shù)據(jù)降采樣。因此，接收端時(shí)域?yàn)V波方法應(yīng)采用原始濾波器系數(shù)進(jìn)行濾波，并行路數(shù)為 32路，而不采用多相的方式實(shí)現(xiàn)。具體的實(shí)現(xiàn)結(jié)構(gòu)框圖如圖10所示。該濾波器實(shí)現(xiàn)結(jié)構(gòu)一共需要(33+32×3)×32×2次實(shí)數(shù)乘法，(32+31×3)×32×2次實(shí)數(shù)加法。

圖10 接收端時(shí)域并行濾波結(jié)構(gòu)示意圖

與發(fā)射端的頻域?yàn)V波器類似，在接收端對(duì)于每次輸入的32點(diǎn)信號(hào)序列，與前一時(shí)刻輸入的32點(diǎn)信號(hào)序列拼接成一個(gè)64點(diǎn)信號(hào)序列，然后進(jìn)行64點(diǎn)的并行FFT計(jì)算，并與頻域?yàn)V波器系數(shù)相乘，最后經(jīng)過(guò)64點(diǎn)的并行IFFT并舍棄其中的32點(diǎn)，即可得到輸入信號(hào)的濾波結(jié)果。具體的實(shí)現(xiàn)結(jié)構(gòu)框圖如圖11所示?？紤]到輸入數(shù)據(jù)為0、旋轉(zhuǎn)因子為1的情況，簡(jiǎn)化后需要48×4+64次復(fù)數(shù)乘法，3×64×6次復(fù)數(shù)加法。

因此，考慮到實(shí)現(xiàn)復(fù)雜度，在接收端采用并行頻域?yàn)V波結(jié)構(gòu)實(shí)現(xiàn)根升余弦成形濾波器。

圖11 接收端頻域并行濾波結(jié)構(gòu)示意圖

2.5 濾波器實(shí)現(xiàn)結(jié)果分析

對(duì)基于FPGA實(shí)現(xiàn)的濾波器的系統(tǒng)誤碼率性能進(jìn)行分析。調(diào)制方式采用QPSK，信道為加性高斯白噪聲信道。發(fā)射端采用時(shí)域并行多相濾波方式實(shí)現(xiàn)，接收端采用頻率并行濾波的方式實(shí)現(xiàn)。

在實(shí)現(xiàn)中對(duì)濾波器系數(shù)在時(shí)域和頻域分別進(jìn)行 18bit量化。在濾波器的實(shí)現(xiàn)運(yùn)算過(guò)程中對(duì)輸入輸出數(shù)據(jù)和中間結(jié)果數(shù)據(jù)進(jìn)行截位，發(fā)射端濾波器的輸出以及接收濾波器的輸入數(shù)據(jù)保留 10bit有效位，便于與10位以上的A/D、D/A進(jìn)行數(shù)據(jù)交互；在發(fā)射端對(duì)中間數(shù)據(jù)保留13bit有效位，在接收端，對(duì)中間結(jié)果保留11bit有效位。

具體實(shí)現(xiàn)系統(tǒng)在理想無(wú)噪聲情況下的接收端濾波器輸出信號(hào)的星座圖如圖12所示。

圖12 基于FPGA實(shí)現(xiàn)的濾波器輸出信號(hào)星座圖

分別對(duì)發(fā)射端的輸出信號(hào)疊加不同程度的噪聲，統(tǒng)計(jì)對(duì)比理論仿真的誤碼率和FPGA實(shí)現(xiàn)的誤碼率，具體結(jié)果如圖13所示，圖中橫坐標(biāo)為信噪比SNR(dB)，縱坐標(biāo)為誤比特率BER。

圖13 基于理論仿真與FPGA實(shí)現(xiàn)的濾波器的調(diào)制解調(diào)系統(tǒng)誤碼率結(jié)果

從圖13中可以看出，采用基于FPGA實(shí)現(xiàn)的成形濾波器的調(diào)制解調(diào)系統(tǒng)在不同信噪比情況下的解調(diào)輸出誤碼率結(jié)果與理論仿真結(jié)果基本一致，證明了該濾波器實(shí)現(xiàn)結(jié)構(gòu)的有效性。

3 結(jié)論

本文分析了高速調(diào)制解調(diào)通信系統(tǒng)的成形濾波器的設(shè)計(jì)和實(shí)現(xiàn)問(wèn)題，通過(guò)針對(duì)發(fā)射端和接收端的特點(diǎn)，設(shè)計(jì)并實(shí)現(xiàn)了基于多相分解的高速并行濾波器和基于頻域?yàn)V波方法的高速并行濾波器，仿真和實(shí)現(xiàn)結(jié)果證明了該方法的有效性。該濾波器結(jié)構(gòu)可廣泛應(yīng)用于≥1Gsps的調(diào)制解調(diào)系統(tǒng)中，同時(shí)接收端采用的并行頻域?yàn)V波結(jié)構(gòu)便于與采樣定時(shí)同步、頻域均衡算法相結(jié)合，具有非常好實(shí)際應(yīng)用價(jià)值。