高速PCB版的電源布線設計

馬秀梅 南京熊貓通信科技有限公司 紀雪嵐 南京熊貓電子科技發(fā)展有限公司 黃玉玲 南京熊貓通信科技有限公司

當今電子技術(shù)發(fā)展日新月異，大規(guī)模超大規(guī)模集成電路越來越多地應用到通用系統(tǒng)中，一百兆赫茲以上的系統(tǒng)已隨處可見，Die、BGA、MCM這些體積小、管腳數(shù)已達數(shù)百甚至上千的封裝形式也已越來越多地應用到各類高速超高速電子系統(tǒng)中。這樣就帶來了一個問題，即電子設計的體積減小導致電路的布局布線密度變大，而信號的頻率還在提高，使得如何處理高速信號問題成為一 個設計能否成功的關(guān)鍵因素。

文中介紹了 PCB板高速元器件的旁路電容布局及布線設計方案，同時闡述了高速信號線的線間距、分支走線長度、拐角規(guī)則等幾個方面的優(yōu)化設計方案。

1.高速元器件旁路電容布局布線設計

數(shù)字電路從電源獲取的電流通常是不連續(xù)的，一般高頻元器件消耗電流比較大。在 PCB布局布線時，如果把電源走線布的比較長，那么在峰值電流時比較容易引入高頻 EMI噪聲，高頻噪聲極有可能影響其他信號，從而造成整個系統(tǒng)不能可靠的工作。電源的布線線路自身存在一定的寄生電阻和電感，高頻噪聲易通過電源耦合進其他數(shù)字電路和模擬電路.通常，在進行理論上的分析和計算時,都是把電源進行理想化，即電源無內(nèi)阻,也無寄生阻抗。如果用一個3.3V的電壓源對PCB .上的元件共電，那么無論距離電源的遠近，各個元件都應工作在3.3V,且沒有噪聲。然而在實際的設計工作中,由于PCB.上的IC和輸入人輸出的信號都工作在高頻下,電場和磁場的相互轉(zhuǎn)化,必不可免的給電源引人了噪聲,如圖1、圖2所示。同時由于PCB板上的走線非常的細，又產(chǎn)生了由于線路阻抗引起的壓降,使遠離電壓源的器件工作電壓小于電源電壓。此外，寄生電感會減少PCB線條所能承載的最大電流，造成電壓到達電路時產(chǎn)生一定的壓降。因此有必要在數(shù)字電路的電壓輸入引腳放置一定數(shù)量和特定容值的旁路電容，以減小壓降，增加電源線路所能承載的最大電流。加旁路電容前和加旁路電容后電路工作模型參見圖 1。

添加旁路電流前和添加旁路電流后電路的工作模型

盡可能在每個集成電路的每個電源引腳處放置獨立的旁路電容,如果電源引腳比較集中,可以共享一個或-簇旁路電容。旁路電容盡可能靠近電源引腳,且應該盡可能的增加走線的寬度,并縮短走線長度，電流的流向也應該考慮。通?？拷娫醋呔€放置-一個過孔，該過孔應該滿足能夠通過峰值電流的要求,地平面也應放置合適數(shù)量的過孔。旁路電容布局和布線參見圖2。通常放置一大一小兩個電容(例如100nF + 10μF) ,在布局時小容量電容應更靠近電路的電源引腳。

2.高速信號線設計

2.1 走線拐角

在高速電路布線時,走線的拐角非常關(guān)鍵,通常使用1350并非90°或45°,參見圖3。直角走線- -般是PCB布線中要求盡量避免的情況，也幾乎成為衡量布線好壞的標準之一,那么直角走線究竟會對信號傳輸產(chǎn)生多大的影響呢？從原理，上說，直角走線會使傳輸線的線寬發(fā)生變化，造成阻抗的不連續(xù)。其實不僅是直角走線，鈍角銳角走線都可能造成阻抗變化。直角走線對信號的影響主要體現(xiàn)在三個方面：一是拐角等效為傳輸線上的容性負載,減緩上升時間；二是阻抗不連續(xù)會造成信號的反射”；三是直角尖端產(chǎn)生的EMI。

蛇形走線時除了要關(guān)注線寬，更要注意走線之間的間距,具體間距要求和拐角要求參見圖4。

平行走線間距至少要4倍線寬，拐角各線段至少要1.5倍線寬。這些規(guī)則在很多CAD軟件中是不做DRCs檢查的.因此需要布線時嚴格檢查。

2.2 走線間距

串擾是指兩條信號線之間的耦合、信號線之間的互感和互容引起線上噪聲。容性耦合引發(fā)耦合電流,而感性耦合引發(fā)耦合電壓。PCB板層的參數(shù)信號線間距、驅(qū)動端和接收端的電氣特性及線端接方式對串擾都有-定的影響。串擾可能是數(shù)據(jù)進行高速傳輸中最重要的一個因素。它是一個信號對另外-一個信號耦合所產(chǎn)生的一種不受歡迎的能量值,這個能量值可能會導致數(shù)據(jù)傳輸?shù)膩G失和傳輸?shù)腻e誤。

在高速走線間,適當增加線問距十分必要,將很大程度上減少串擾(2。若因為機械結(jié)構(gòu)或者元器件布局的影響,無法全程保持合適的線間距，也應讓瓶頸影響最小，圖5所示為一個線間距布線策略。

2.3 走線分支

分支走線通常扮演一個天線的角色，會產(chǎn)生發(fā)射，因此布線時必須嚴格遵守EMC準則，以免對信號完整性產(chǎn)生影響。通常在高速信號走線上加_上拉或下拉電阻，應根據(jù)不同的連接方式選擇不同的分支走線策略,如圖6所示為菊花鏈型走線示意圖(3。通常分支走線長度應小于波長的1/10。

過孔也可以看作信號的一個分支,比如在一個六層板的布線中,信號從第一層過渡到第三層，因為是通孔，相當于存在一個貫穿六層的分支走線。解決因為過孔產(chǎn)生影響的唯一辦法是減少過孔的數(shù)量。尤其是連通地、電源平面的過孔,在無法避免的情況下，應刪除無連接層的PAD,具體示意可參見圖7。

在設計高速PCB板時,對電源布局布線的處理應盡量遵循下面一- 些規(guī)則：

(1)有條件的情況下,盡量采用單獨的電源層和地層進行供電。采用電源網(wǎng)絡總線時,網(wǎng)孔越多越好,形成許多嵌套的網(wǎng)孔，同時總線要盡量的寬,以達到均衡電流，降低噪聲的目的；

(2)電源的走線不能中間細兩頭粗，以免在上面產(chǎn)生過大的壓降。走線不能突然拐彎,拐彎要采用大于90%的鈍角,最好采用圓弧形走線,電源的過孔要比普通的大些。有條件的話,在過孔處加濾波電容；

(3)對于那些特別容易產(chǎn)生 聲的部分用地線包圍起來,以免產(chǎn)生的噪聲耦合人電壓。

3.去耦電容的選取與放置

PCB設計的常規(guī)做法之一是在電路板的各個關(guān)鍵部位配置適當?shù)娜ヱ铍娙荨?/p>

去耦電容的一般配置原則是：

1)電源輸入端跨接10～ 100uf的電解電容。如有可能,接一百微伏以上的更好。

2)電路板_上每個集成電路的電源端都要對地并接一個a01μF～Q1uF高頻電容,以減小集成電路對電源的影響,如遇電路板空隙不夠，可每4～8個集成電路布置一個1～10pF的電容。

3)對于抗干擾[6]能力弱關(guān)斷時電流變化大的元件和存儲元器件,應該在集成電路電源和地線之間接入去耦電容。

4)電容的引線不要太長,特別是高頻旁路電容不能帶引線。

結(jié)束語：經(jīng)過多個產(chǎn)品驗證,使用本文設計方案和優(yōu)化方案有效提高了產(chǎn)品性能和可靠性,從而縮短了調(diào)試和研發(fā)周期,為產(chǎn)品的順利生產(chǎn)帶來了極大便利。