3.3 V CMOS工藝下5 V電源軌的ESD箝位電路

陳迪平，董 剛

(湖南大學(xué) 物理與微電子科學(xué)學(xué)院，湖南 長(zhǎng)沙 410082)

隨著互補(bǔ)金屬氧化物半導(dǎo)體(Complementary Metal-Oxide-Semiconductor，CMOS)集成電路工藝發(fā)展到深亞微米階段，靜電放電(ElectroStatic Discharge，ESD)保護(hù)在可靠性設(shè)計(jì)方面愈加重要[1]．為了準(zhǔn)確評(píng)估芯片的魯棒性，在實(shí)際測(cè)試中創(chuàng)建了不同模型模擬可能存在的威脅形式，主要分為: 人體模型(Human Body Model，HBM)、機(jī)器模型(Machine Model，MM)和充電器件模型(Charging Device Model，CDM)[2]．一般民用芯片人體模型耐壓標(biāo)準(zhǔn)為 2 kV，測(cè)試電壓抬升率為 2 kV/ 10 ns．美軍軍標(biāo)MIL-STD-883J/method 3015.9規(guī)定了軍用芯片標(biāo)準(zhǔn)，耐壓為 4 kV，測(cè)試電壓抬升率為 4 kV/ 10 ns[3]．

全芯片靜電放電防護(hù)電路分為電源軌靜電放電箝位電路和I/O端口靜電放電箝位電路[4]．目前，用于I/O端口的靜電放電防護(hù)技術(shù)已較為成熟．受限于應(yīng)用場(chǎng)合的特殊性及工藝限制，適于電源軌到地的靜電放電箝位電路往往存在觸發(fā)電壓高、開(kāi)啟速度慢以及自身易損壞等缺點(diǎn)[5]．文獻(xiàn)[6]采用 0.18 μm CMOS標(biāo)準(zhǔn)工藝，通過(guò)對(duì)傳統(tǒng)靜電放電電源箝位電路改進(jìn)，提出了一種動(dòng)態(tài)偵測(cè)防護(hù)電路，具有漏電流低的優(yōu)點(diǎn); 文獻(xiàn)[7]采用 0.18 μm CMOS標(biāo)準(zhǔn)工藝，基于傳統(tǒng)接地N溝道金屬氧化物半導(dǎo)體(Gate-Ground N-channel Metal Oxide Semiconductor，GG-NMOS)結(jié)構(gòu)，提出了一款正常工作電壓為 3.3 V 的靜電放電電源箝位電路，具有耐壓值高的優(yōu)點(diǎn)．受工藝限制，上述文獻(xiàn)中的設(shè)計(jì)均不適于 5 V 電源軌的靜電放電箝位保護(hù)．

對(duì)于通用串行總線(xiàn)(Universal Serial Bus，USB)等5 V供電情況，利用 0.18 μm CMOS標(biāo)準(zhǔn)工藝實(shí)現(xiàn)時(shí)，需專(zhuān)門(mén)設(shè)計(jì)適于 5 V 電源軌的靜電放電箝位電路和低壓差穩(wěn)壓器(Low DropOut regulator，LDO)電路．基于此，筆者折中考慮了電源電壓、工藝、耐壓值及面積等，從整體靜電放電電源軌防護(hù)網(wǎng)絡(luò)[8]出發(fā)，利用 0.18 μm 3.3 V CMOS工藝，通過(guò)采用電平移位及低漏電流續(xù)流措施，實(shí)現(xiàn)了一款適于 5 V 電源軌的新型靜電放電箝位電路，避免了高壓工藝造成的成本增加．該電路利用分級(jí)驅(qū)動(dòng)措施避免了泄放電路誤觸發(fā)，同時(shí)加強(qiáng)了對(duì)泄放管的驅(qū)動(dòng)能力，正常工作時(shí)關(guān)斷更徹底，減小了泄放通路的漏電流．

1 傳統(tǒng)靜電放電電源箝位電路

1.1 靜電放電電源防護(hù)簡(jiǎn)介

靜電放電是一個(gè)瞬態(tài)大電流事件，特點(diǎn)是放電電流大、速度快．靜電放電防護(hù)電路設(shè)計(jì)的目的是在靜電放電事件發(fā)生時(shí)，確保芯片引腳電壓有適當(dāng)?shù)捏槲淮胧?，避免靜電放電事件對(duì)芯片內(nèi)部電路造成損壞．在設(shè)計(jì)中，靜電放電防護(hù)分為器件級(jí)防護(hù)、電路級(jí)防護(hù)和系統(tǒng)級(jí)防護(hù)．靜電放電電路級(jí)防護(hù)在保護(hù)內(nèi)部電路的同時(shí)，需保證器件本身的魯棒性，以確保芯片可靠地運(yùn)行．在高電壓脈沖作用下，靜電放電電源箝位電路將電源軌電壓箝位，避免電壓過(guò)載而導(dǎo)致內(nèi)部電路受損，同時(shí)其具備足夠的電流泄放能力，吸收靜電放電事件引起的瞬態(tài)大電流．靜電放電防護(hù)電路在正常工作時(shí)需具備高穩(wěn)定性，保證關(guān)閉; 在靜電放電事件發(fā)生時(shí)，能迅速響應(yīng)．靜電放電電源箝位電路用于基于電源軌的靜電放電系統(tǒng)級(jí)防護(hù)網(wǎng)絡(luò)設(shè)計(jì)和基于PAD的靜電放電系統(tǒng)級(jí)防護(hù)網(wǎng)絡(luò)設(shè)計(jì)，位于電源軌之間，能及時(shí)消除電源總線(xiàn)和PAD高電壓脈沖對(duì)內(nèi)部電路的影響[9]，有效地實(shí)現(xiàn)不同放電模式下全芯片靜電放電防護(hù)．

1.2 傳統(tǒng)靜電放電電源箝位電路

早期靜電放電電源防護(hù)電路多采用GG-NMOS結(jié)構(gòu)，通過(guò)大尺寸的柵極接地NMOS管實(shí)現(xiàn)電源軌間靜電放電脈沖泄放，金屬氧化物半導(dǎo)體(Metal Oxide Semiconductor，MOS)管柵極、源極和襯底同時(shí)接地，漏區(qū)作為陽(yáng)極接VDD，開(kāi)啟電壓為漏區(qū)和襯底間PN結(jié)的反向擊穿電壓，漏源電壓被箝位于寄生雙極晶體管(Bipolar Junction Transistor，BJT)回掃電壓點(diǎn)上，實(shí)現(xiàn)對(duì)內(nèi)部電路的保護(hù)．但其存在觸發(fā)電壓高、保護(hù)能力弱以及GG-NMOS管工藝特殊/不采用最小間距設(shè)計(jì)規(guī)則等缺點(diǎn)．

圖1 改進(jìn)型GG-NMOS電路實(shí)例

基于上述不足，目前常用改進(jìn)型GG-NMOS靜電放電電源箝位結(jié)構(gòu)．較傳統(tǒng)結(jié)構(gòu)，加入了靜電放電事件動(dòng)態(tài)檢測(cè)電路，以控制泄放通路通斷．因泄放管是由柵極控制導(dǎo)通而非雪崩擊穿導(dǎo)通，導(dǎo)通電壓較低，能夠?qū)o電放電事件迅速響應(yīng)．圖1所示為典型的改進(jìn)型GG-NMOS靜電放電電源箝位電路，其中電阻R和MOS電容M1構(gòu)成動(dòng)態(tài)檢測(cè)電路，控制泄放管M4的導(dǎo)通或關(guān)斷．圖1所示電路的HSpice仿真波形如圖2所示．圖2(a)對(duì)于靜電放電脈沖，節(jié)點(diǎn)A電壓不能及時(shí)跟隨電源軌靜電放電脈沖的變化，正靜電放電脈沖使M2導(dǎo)通，在保證M2導(dǎo)通能力強(qiáng)于M3的情況下，VB上升，致使M4導(dǎo)通，靜電放電泄放通路打開(kāi)，完成靜電放電脈沖泄放; 圖2(b)是正常工作時(shí)，A點(diǎn)電壓有充足的時(shí)間上升，使B點(diǎn)電壓為低，泄放通路關(guān)閉，不影響電路正常工作．

圖2 改進(jìn)型GG-NMOS電源箝位電路的瞬態(tài)響應(yīng)

在USB等 5 V 供電場(chǎng)合，為避免高壓工藝所造成的成本增加，采用 0.18 μm CMOS標(biāo)準(zhǔn)工藝實(shí)現(xiàn)時(shí)，因工藝限制，器件正常工作電壓多為 1.8 V 和 3.3 V，圖1所示結(jié)構(gòu)不適于 5 V 電源軌的靜電放電箝位防護(hù)．基于此，筆者在傳統(tǒng)靜電放電電源箝位電路的基礎(chǔ)上，采用電平移位以及低漏電流續(xù)流措施完成了一種適于 5 V 電源軌的靜電放電箝位電路設(shè)計(jì)，同時(shí)利用分級(jí)驅(qū)動(dòng)強(qiáng)化了正常上電時(shí)泄放通路的關(guān)閉程度，降低了該電路正常工作時(shí)的漏電流，可靠地實(shí)現(xiàn)了 0.18 μm CMOS標(biāo)準(zhǔn)工藝下 5 V 電源軌的靜電放電箝位設(shè)計(jì)．

2 3.3 V CMOS工藝下5 V電源軌的靜電放電箝位電路

2.1 電路設(shè)計(jì)

基于工藝限制以及上述電路的不足，筆者設(shè)計(jì)了一種適于 3.3 V CMOS工藝的 5 V 電源軌靜電放電箝位電路，如圖3所示．設(shè)計(jì)分為5個(gè)部分: 電平移位單元、低漏續(xù)流單元、RC觸發(fā)電路、分級(jí)驅(qū)動(dòng)單元以及靜電放電泄放單元．

圖3 3.3 V CMOS集成電路工藝下5 V電源軌的靜電放電箝位電路

正常上電響應(yīng)：MOS電容M10兩端電壓VB逐漸抬升；當(dāng)上電完成后，VB為高電平，經(jīng)分級(jí)驅(qū)動(dòng)單元對(duì)B點(diǎn)電壓波形整形，分級(jí)驅(qū)動(dòng)單元輸出可靠的邏輯低電平(地電位)，使M18關(guān)閉，切斷了泄放支路漏電流通路．在設(shè)計(jì)中：

(1) 工作于亞閾值區(qū)的電平移位單元M1～M4．完成VDD5(5 V) 到 3 V 左右的電平移位(一般地，亞閾值工作區(qū)MOS場(chǎng)效管過(guò)驅(qū)動(dòng)電壓約為 -100 mV，考慮到實(shí)際工藝下P溝道金屬氧化物半導(dǎo)體(P-channel Metal Oxide Semiconductor，PMOS)閾值電壓約為 -600 mV，故采用四管予以實(shí)現(xiàn))，以確保正常工作時(shí)，3.3 V 工藝晶體管長(zhǎng)期可靠地工作．據(jù)文獻(xiàn)[10]，亞閾值系數(shù)為

C=ID/[I0(W/L)] ,

(1)

(2) 低漏續(xù)流單元M5～M8．在電路正常上電時(shí)，為電平移位單元提供適當(dāng)?shù)膩嗛撝惦娏鳎畞嗛撝祬^(qū)晶體管漏極電流ID與柵源電壓VGS的近似關(guān)系為[11]

(2)

其中，VT=KT/q，為溫度電壓；n=1+Cdep/Cox；Cox=ε0εr/tox，為柵氧化層單位面積電容，ε0為真空介電常數(shù)，εr為柵介質(zhì)材料相對(duì)介電常數(shù)，tox為柵氧化層厚度；Cdep為單位面積溝道耗盡層電容；μ為載流子表面遷移率；VTH為閾值電壓．據(jù)式(1)和式(2)，M5～M8采用大比值倒比管實(shí)現(xiàn)，以降低正常電源電壓下的漏電流．

(3) 分級(jí)驅(qū)動(dòng)單元．完成對(duì)泄放管M18的驅(qū)動(dòng)電壓波形整形，產(chǎn)生驅(qū)動(dòng)邏輯電平，使得M18迅速?gòu)氐椎仃P(guān)斷，降低泄放通路的漏電流．為降低正常上電過(guò)程中以及穩(wěn)態(tài)時(shí)的漏電流，設(shè)計(jì)中，M11和M16采用長(zhǎng)溝道晶體管予以實(shí)現(xiàn)．

正靜電放電脈沖響應(yīng)：當(dāng)電源正常工作時(shí)，泄放管M17導(dǎo)通，起分壓作用，正脈沖通過(guò)電平移位單元M1～M4迅速耦合到節(jié)點(diǎn)A．由于RC延遲以及分級(jí)驅(qū)動(dòng)單元延遲作用，M15對(duì)正脈沖的響應(yīng)快于對(duì)節(jié)點(diǎn)B電位變化的響應(yīng)，正脈沖使M15導(dǎo)通并迅速傳輸?shù)焦?jié)點(diǎn)C，致使泄放管M18導(dǎo)通，泄放通路形成．為確保泄放通路的響應(yīng)速度，電平移位單元及晶體管M15均采用較大的寬長(zhǎng)比予以實(shí)現(xiàn)，以保證靜電放電事件到來(lái)時(shí)，泄放通路迅速?gòu)氐椎貙?dǎo)通．當(dāng)電源未上電時(shí)，因電平移位單元M1～M4的響應(yīng)速度過(guò)慢，采用MOS電容M19和M20，迅速將正靜電放電脈沖耦合到節(jié)點(diǎn)A和節(jié)點(diǎn)C，以確保泄放通路及時(shí)可靠地導(dǎo)通．此舉亦有助于正常上電時(shí)，靜電放電電源箝位電路對(duì)正靜電放電脈沖的響應(yīng)．為確保泄放通路電流容量充足，靜電放電泄放單元采用大的寬長(zhǎng)比予以實(shí)現(xiàn)．

負(fù)靜電放電脈沖響應(yīng)：在負(fù)靜電放電脈沖作用下，晶體管M17的漏區(qū)—襯底二極管正向?qū)?，形成有效的泄放通路．在設(shè)計(jì)中，M17采用寬溝道管予以實(shí)現(xiàn)，以確保充足的電流容量，實(shí)現(xiàn)對(duì)內(nèi)部電路的保護(hù)．此外，負(fù)脈沖會(huì)通過(guò)電平移位單元以及MOS電容M19、M20耦合到節(jié)點(diǎn)A和節(jié)點(diǎn)C，在脈沖到來(lái)時(shí)，該電路形成M17柵極—PMOS電阻(M5)—M6漏極(N)—M6襯底(P)—AVSS(地)的有效泄放通路，以避免M17的柵氧化層被擊穿．同理，可形成M18柵極—M16漏區(qū)(N)—M16襯底(P)—AVSS(地)的有效泄放通路，以避免泄放管M18的柵氧化層被擊穿．

文獻(xiàn)[12]中提出，測(cè)試系統(tǒng)引入的電源軌殘留電荷會(huì)影響靜電放電箝位電路正常工作，導(dǎo)致泄放通路MOS場(chǎng)效管電壓回滯先于RC觸發(fā)單元響應(yīng)而開(kāi)啟．筆者利用二極管D1消除電源軌殘留電荷引起的MOS場(chǎng)效管回滯電壓響應(yīng)的偏移．在回滯電壓響應(yīng)存在偏移時(shí)，正靜電放電脈沖作用下D1反向擊穿，負(fù)靜電放電脈沖作用下D1正向?qū)ǎ伺e在泄放通道因偏移而未開(kāi)啟的情況下，實(shí)現(xiàn)對(duì)內(nèi)部電路保護(hù)，避免電源軌殘留電荷造成靜電放電電源箝位功能失效．相對(duì)于多晶硅電阻，PMOS電阻響應(yīng)更快，因此筆者采用PMOS電阻代替多晶硅電阻，以提高電路的靈敏度，此舉亦有利于減小芯片的面積．一般地，靜電放電事件上升時(shí)間約為 2～ 10 ns，持續(xù)時(shí)間約為 150 ns; 正?？焐想姇r(shí)間約為 100 μs，慢上電時(shí)間約為 1 ms．考慮分級(jí)驅(qū)動(dòng)單元反相器延時(shí)，在設(shè)計(jì)及仿真模型搭建中，RC時(shí)間常數(shù)介于 0.5～ 50 μs 之間，以確保電路在正常工作及靜電放電事件作用下工作合理．

圖4 靜電放電電源箝位電路版圖設(shè)計(jì)

2.2 仿真分析

靜電放電電源箝位電路版圖設(shè)計(jì)如圖4中虛線(xiàn)區(qū)域所示．CMOS集成電路中器件隔離主要由反偏PN結(jié)實(shí)現(xiàn)．當(dāng)負(fù)靜電放電脈沖放電時(shí)，電路中反向隔離的PN結(jié)處于正向偏置，具備很強(qiáng)的泄放能力．因此，在電路設(shè)計(jì)中主要考慮正靜電放電脈沖放電的情況．設(shè)計(jì)采用HSpice仿真工具，基于SMIC 0.18 μm CMOS工藝庫(kù)模型，對(duì)筆者設(shè)計(jì)的靜電放電電源箝位電路進(jìn)行了仿真分析．

用上升時(shí)間為10 ns、脈寬為150 ns、幅度為0～10 V的方波脈沖模擬靜電放電電壓．筆者設(shè)計(jì)的靜電放電電源箝位電路中各節(jié)點(diǎn)的電壓波形如圖5(a)所示．正靜電放電脈沖作用下，節(jié)點(diǎn)A和節(jié)點(diǎn)C電位迅速上升并超過(guò) 5 V，使得泄放晶體管打開(kāi)，形成有效的泄放通路，實(shí)現(xiàn)對(duì)靜電放電脈沖的泄放．用上升時(shí)間為 100 μs、幅度為 0～ 5 V 的分段線(xiàn)性電壓源模擬電源正常上電的情況，仿真結(jié)果如圖5(b)所示．當(dāng)電源電壓正常工作時(shí)，VA和VB約為 2.8 V，保證了靜電放電電源箝位電路所有器件的正常工作．VC為地電位，使M18關(guān)斷，有效地切斷了泄放通路，降低了漏電流．比較圖2，圖5所示結(jié)構(gòu)在保證靜電放電事件和正常上電情況下，在保證電源軌箝位保護(hù)電路的正確性和有效性的同時(shí)，確保了電路核心節(jié)點(diǎn)的電壓低于工藝要求，驗(yàn)證了該電路的可靠性．由此可見(jiàn)，筆者所設(shè)計(jì)的新型 5 V 電源軌靜電放電箝位電路可靠地實(shí)現(xiàn)了 3.3 V CMOS工藝下，5 V 電源軌靜電放電箝位防護(hù)，并通過(guò)HSpice仿真驗(yàn)證了筆者設(shè)計(jì)的靜電放電電源箝位電路的正確性和有效性．

圖5 筆者設(shè)計(jì)的靜電放電電源箝位電路響應(yīng)波形

圖6 TLP測(cè)試結(jié)果

3 測(cè)試結(jié)果

為驗(yàn)證上述 5 V 電源軌靜電放電箝位電路的性能，利用中芯國(guó)際集成電路制造(上海)公司(Semiconductor Manufacturing International Corporation，SMIC) 0.18 μm CMOS工藝對(duì)該電路進(jìn)行了流片．流片后的整體芯片可正常工作，筆者設(shè)計(jì)的靜電放電電源箝位電路不影響整體芯片的正常工作．圖6所示為該電路在傳輸線(xiàn)脈沖(Transmission Line Pulse，TLP)測(cè)試平臺(tái)測(cè)得的曲線(xiàn)，其二次擊穿電流It2約為 5.2 A，正常工作時(shí)泄漏電流約為 28 μA．較整體芯片而言，正常工作時(shí)該電路靜態(tài)功耗影響較低，滿(mǎn)足設(shè)計(jì)要求; 基于人體模型靜電放電標(biāo)準(zhǔn)MIL-STD-883J/Method 3015.9，對(duì)流片后的芯片樣品進(jìn)行測(cè)試，結(jié)果如表1所示．測(cè)試結(jié)果表明，筆者設(shè)計(jì)的靜電放電電源箝位電路達(dá)到靜電敏感等級(jí)Class-3A級(jí)，即達(dá)到設(shè)計(jì)要求，適于民用芯片靜電放電防護(hù)設(shè)計(jì)．

表1 靜電放電測(cè)試結(jié)果

4 結(jié) 束 語(yǔ)

通過(guò)對(duì)傳統(tǒng)靜電放電電源箝位電路的結(jié)構(gòu)和工作原理分析，針對(duì)其不足及工藝限制，筆者設(shè)計(jì)了一種適于 3.3 V CMOS工藝的 5 V 電源軌靜電放電箝位電路．基于SMIC 0.18 μm CMOS工藝庫(kù)模型，使用HSpice工具仿真驗(yàn)證了該電路的正確性．筆者設(shè)計(jì)的靜電放電箝位電路已在一款自主芯片中實(shí)際應(yīng)用．設(shè)計(jì)采用 0.18 μm CMOS工藝下的普通器件，降低了電路成本．流片結(jié)果通過(guò)了人體模型 ±4 000 V 測(cè)試，達(dá)到靜電敏感等級(jí)Class-3A級(jí)，滿(mǎn)足設(shè)計(jì)要求．