VDMOS 橫向變摻雜終端的優(yōu)化與設(shè)計(jì)

(西南交通大學(xué)微電子研究所,四川成都 611756)

功率半導(dǎo)體器件中VDMOS(Vertical Double Diffusion Power Metal-Oxide-Semiconductor)是一種常見的器件,VDMOS器件的結(jié)構(gòu)由元胞區(qū)和終端區(qū)兩部分組成,VDMOS器件的主要參數(shù)是擊穿電壓、閾值電壓、導(dǎo)通電阻;而元胞區(qū)決定器件的閾值電壓和導(dǎo)通電阻,終端區(qū)決定了器件的反向擊穿電壓。

目前VDMOS在工業(yè)中經(jīng)常使用的終端有以下幾種:場板(Filed Plate,FR)、場限環(huán)(Filed Limiting Ring,FLR)、結(jié)終端擴(kuò)展(Junction TerminationExtension,JTE)、橫向變摻雜(Variation of Lateral Doping,VLD)[1]。

其中,橫向變摻雜技術(shù)通過改變器件終端摻雜區(qū)的開窗實(shí)現(xiàn)降低表面電場的作用,在反向偏置下使整個(gè)VLD區(qū)完全耗盡,PN結(jié)耗盡層會向終端外側(cè)擴(kuò)展使耗盡區(qū)的邊界曲率半徑變大,從而有效地提高反向擊穿電壓。本文介紹了關(guān)于VLD注入開窗和掩膜間距調(diào)整的方法,借助Sentaurus TCAD仿真軟件進(jìn)行驗(yàn)證,在終端能夠有效地形成VLD區(qū),且提高了反向擊穿電壓。

1 結(jié)終端的簡單理論

VDMOS器件的內(nèi)部結(jié)構(gòu)如圖1所示,其中耐壓能力是由終端結(jié)構(gòu)決定,橫向變摻雜結(jié)構(gòu)對提高VDMOS的擊穿電壓是非常有效的,對于橫向變摻雜結(jié)構(gòu)嚴(yán)格來說只有一個(gè)PN結(jié),就是對主結(jié)的一個(gè)延生來實(shí)現(xiàn)耐壓。耗盡區(qū)不能有效地?cái)U(kuò)展,將會產(chǎn)生電力線的聚集和節(jié)電場的匯聚,使終端的耐壓很低[2]。在以上理論條件下,直接把電荷引入來擴(kuò)展耗盡區(qū),將N區(qū)指向P區(qū)的電場抵消一部分,就會有效地緩解電場集中的現(xiàn)象,得到近似矩形的表面電場分布,從而提高終端的反向擊穿電壓。

圖1 VDMOS器件結(jié)構(gòu)圖Fig.1 Schematic diagram of the VDMOS device structure

圖2為引入電荷緩解電場集中的結(jié)構(gòu)示意圖,這種結(jié)構(gòu)是在主結(jié)邊緣處注入一個(gè)輕摻雜的P區(qū)。

圖2 結(jié)終端延生結(jié)構(gòu)Fig.2 Schematic diagram of the junction termination extension structure

當(dāng)PN結(jié)工作在反向偏置時(shí),摻雜濃度較低的P區(qū)將會全部耗盡并填滿負(fù)電荷,負(fù)電荷產(chǎn)生的電場線會抵消部分N型耗盡區(qū)正電荷產(chǎn)生的電場線,使電場的分布更加均勻,擊穿電壓得到有效的提高[3-4]。

P型輕摻雜區(qū)的注入劑量非常重要,如果P型輕摻雜區(qū)的注入劑量太大,則PN結(jié)在反向偏壓下,P型輕摻雜區(qū)就不能完全耗盡,導(dǎo)致電場線集中,提前在主結(jié)發(fā)生擊穿。若P型輕摻雜區(qū)注入劑量過小,主結(jié)也不能得到有效的保護(hù),同樣會導(dǎo)致?lián)舸╇妷浩?。只有適當(dāng)?shù)乜刂芇型雜質(zhì)劑量才能得到相對理想的擊穿電壓。

如圖2所示的結(jié)構(gòu)對于高電壓大功率器件而言,受到一定的限制,于是提出了多演變結(jié)構(gòu)。橫向變摻雜結(jié)構(gòu)是越靠近主結(jié)的地方注入劑量較大,而遠(yuǎn)離主結(jié)的地方注入量較小,通過雜質(zhì)的橫向擴(kuò)散,使注入的雜質(zhì)連在一起,形成一個(gè)有規(guī)則的圖形[5]。如圖3所示。

雜質(zhì)的注入窗口和掩膜的阻擋窗口要求為:

式中:Rm為掩膜板阻擋窗口的寬度;Gm為注入窗口的寬度;S為掩膜板阻擋窗口和注入窗口總間距;d為注入窗口的序列號;m=1,2,3,…,n[6-8]。

圖3 橫向變摻雜結(jié)構(gòu)Fig.3 Schematic diagram of the variable lateral doping structure

2 仿真結(jié)果分析

根據(jù)以上理論設(shè)計(jì)一種650 V的VDMOS終端結(jié)構(gòu),外延濃度為2.44×1014cm-3,外延厚度為56 μm,VLD 注入劑量為 2.0×1012cm-2、S=8 μm,VLD的最大結(jié)深為5.8 μm。利用Sentaurus TCAD仿真工具對橫向變摻雜終端結(jié)構(gòu)進(jìn)行仿真,摻雜模型如圖4所示。當(dāng)工作在反向偏壓時(shí)VLD區(qū)幾乎完全耗盡,P型耗盡邊界在主結(jié)處,主結(jié)耗盡邊界到外延耗盡邊界的最大橫向距離為84.5 μm,終端區(qū)總寬度為118 μm。

圖4 終端結(jié)構(gòu)模型Fig.4 Model of the termination structure

圖5為擊穿時(shí)的電流密度分布模型,從中可以看出最大電流密度在主結(jié)邊緣處,使耐壓達(dá)到最大,此處也是終端的擊穿點(diǎn)。圖6是電場分布模型,最大電場為3.0×105V·cm-1出現(xiàn)在氧化層中。在電場模型中分別截取了兩條曲線,其中切線A為硅表面電場,切線B為體內(nèi)電場。

圖5 電流分布模型Fig.5 Model of the current distributions

圖6 電場分布模型Fig.6 Model of the electric field distributions

圖7是電場分布和表面電勢曲線。從圖7中可以看出主結(jié)處的最大電場為2.68×105V·cm-1,橫向變摻雜區(qū)的最大電場為2.50×105V·cm-1,由于崩潰點(diǎn)發(fā)生在主結(jié)處,那么在這種摻雜下的崩潰電場也為2.68×105V·cm-1。橫向變摻雜區(qū)的最大電場接近崩潰電場,說明該設(shè)計(jì)下橫向變摻雜區(qū)發(fā)揮了最大限度,橫向變摻雜區(qū)的橫向耐壓占整個(gè)終端耐壓的99.01%。

圖7 電場分布和表面電勢曲線Fig.7 Electric field and potential near the device’s surface

終端工作在反向偏置的擊穿曲線如圖8所示,擊穿電壓為700 V。根據(jù)設(shè)計(jì)的外延參數(shù)得到元胞區(qū)的仿真耐壓為750 V,終端耐壓的效率為93.33%,而傳統(tǒng)的FLR終端結(jié)構(gòu)效率只有80%[10]。與其他文獻(xiàn)終端結(jié)構(gòu)設(shè)計(jì)的比較,如表1所示。

圖8 終端的擊穿電壓曲線Fig.8 Characteristic curve of breakdown voltage on termination

表1 不同終端結(jié)構(gòu)的比較Tab.1 Compare to different termination structure

3 結(jié)論

通過橫向變摻雜技術(shù)設(shè)計(jì)了一款650 V的終端結(jié)構(gòu),終端結(jié)構(gòu)的長度為118 μm,仿真得出的擊穿電壓為700 V,最大電場為2.68×105V·cm-1。與文獻(xiàn)[8]相比終端長度縮短了25.8%,有利于減少芯片成本提高晶圓利用率。但在工藝上相比FLR結(jié)構(gòu)終端要復(fù)雜一些。