55nm雙大馬士革結(jié)構(gòu)中電鍍銅添加劑的研究

曾紹海，林 宏，陳張發(fā)，李 銘

(上海集成電路研發(fā)中心有限公司，上海 201210)

隨著集成電路制造技術(shù)進(jìn)入數(shù)十納米技術(shù)代，更細(xì)更長的金屬互連線的電容電阻延遲(RC延遲)已無法忽略，并成為超大規(guī)模集成電路芯片的RC延遲的主要組成部分之一.業(yè)界普遍采用電阻率更低的銅和介電常數(shù)更低的低介電常數(shù)介質(zhì)(Low-k介質(zhì))來降低后道互連線的RC延遲[1-5].IBM公司在1997年宣布了一項(xiàng)互連技術(shù)的重大變革——銅互連大馬士革(Damascene)工藝[6]，即現(xiàn)在國際上銅布線技術(shù)路線采用的嵌入式工藝.在深亞微米刻槽中能夠淀積出無空洞和無裂縫的銅填充技術(shù)是銅嵌入式工藝中的關(guān)鍵技術(shù)之一.電鍍是完成銅互連線的主要工藝.由于銅電鍍要求在厚度均勻的整個(gè)硅片鍍層以及電流密度不均勻的微小局部區(qū)域(超填充區(qū))能夠同時(shí)傳輸差異很大的電流密度.再加上集成電路特征尺寸不斷縮小和溝槽深寬比增大，溝槽的填充效果和鍍層質(zhì)量很大程度上取決于電鍍液的化學(xué)性能.有機(jī)添加劑是改善電鍍液性能非常關(guān)鍵的因素，填充性能與添加劑的成份和濃度密切相關(guān)，關(guān)于添加劑的研究一直是電鍍銅工藝的重點(diǎn)之一.本文研究了不同添加劑配比電鍍銅的工藝性能以及在銅互連工藝中的應(yīng)用.通過添加劑不同配比的優(yōu)化，找出一組最佳的添加劑配比，并將該添加劑配比所鍍的銅膜運(yùn)用在55nm技術(shù)代的銅互連工藝中，擁有達(dá)到業(yè)界標(biāo)準(zhǔn)的電學(xué)性能和可靠性.

1 實(shí)驗(yàn)部分

本文采用12英寸設(shè)備Sabre的電鍍?cè)O(shè)備，使用半導(dǎo)體業(yè)界通用的電鍍液，加入不同配比的添加劑，運(yùn)用國內(nèi)某半導(dǎo)體制造公司成熟的55nm技術(shù)代的銅互連工藝，然后評(píng)估其工藝性能，電學(xué)性能和可靠性.

1.1 圖形片的準(zhǔn)備

本文采用的55nm技術(shù)代的銅互連工藝圖形片，分別采用符合55nm技術(shù)代設(shè)計(jì)規(guī)則的銅互連層次光刻版來實(shí)現(xiàn)單大馬士革工藝(Single Damascene)或雙大馬士革工藝(Dual Damascene)，通過反復(fù)利用光刻工藝、刻蝕工藝、濕法清洗工藝、化學(xué)氣相沉積(Chemical Vapor Deposition，CVD)工藝、物理氣相沉積沉積(Physical Vapor Deposition, PVD)工藝和化學(xué)機(jī)械拋光(Chemical Mechanical Polishing, CMP)工藝，完成第1層金屬線(Metal 1, M1)、第2層金屬線(Metal 2, M2)及第1層通孔(Via1)、第3層金屬線(Metal 3, M3)及第2層通孔(Via2)的銅互連工藝集成.

1.2 測試設(shè)備

本實(shí)驗(yàn)采用Four Dimensions公司的4探針測試系統(tǒng)Model 280進(jìn)行方塊電阻及其不均勻性測試，使用美國KLA Tencor公司的表面輪廓儀P 16+進(jìn)行膜應(yīng)力監(jiān)控；采用了CASCADE公司的多功能探針臺(tái)S300進(jìn)行電鍍液和添加劑的電學(xué)測試和可靠性測試.

2 結(jié)果與討論

2.1 添加劑不同配比的優(yōu)化

根據(jù)文獻(xiàn)[7-8]報(bào)道，抑制劑(S)都具有抑制電鍍活性的功能團(tuán)，過多的抑制劑會(huì)增加電鍍體系的電化學(xué)反應(yīng)電位，進(jìn)而減低整體沉積速率.這既降低了生產(chǎn)效率，也增加了添加劑用量，不利于大生產(chǎn)實(shí)際應(yīng)用，因此，在保證電鍍銅工藝正常工作的前提下，應(yīng)盡量減少抑制劑的濃度.本文采用標(biāo)準(zhǔn)電鍍工藝菜單，對(duì)加速劑(A)和抑制劑不同配比的6種樣品A10/S3，A5/S3，A2/S5，A10/S5，A5/S5和A5/S10，進(jìn)行了方塊電阻、不均勻性和退火后應(yīng)力的研究.

2.1.1 不同A/S下的光片工藝性能

對(duì)于不同配比下所電鍍的銅膜，本文采用Four Dimensions公司的4探針測試系統(tǒng)Model 280CI進(jìn)行方塊電阻及其不均勻性測試.并采用KLA-Tencor公司的表面輪廓儀P 16+進(jìn)行退火后應(yīng)力測試.結(jié)果見表1.

可以看到，加速劑和抑制劑的比例改變對(duì)方塊電阻及不均勻性的影響有限，對(duì)退火后銅膜的應(yīng)力影響很小.但是，A和S配比為2∶5和10∶5時(shí)，樣品的應(yīng)力略高其他樣品，這說明增加抑制劑會(huì)引起銅應(yīng)力升高.而A和S配比為10∶5時(shí)的應(yīng)力比A和S配比為2∶5的應(yīng)力高1.1MPa,可能是表面輪廓儀P 16+引起的測量誤差.

2.1.2 不同A/S下的填充性能

圖1 55nm技術(shù)代SRAM版圖結(jié)構(gòu)示意圖Fig.1 Schematic diagram of the SRAM layout of 55 nm technology generation

采用55nm技術(shù)代的標(biāo)準(zhǔn)雙大馬士革結(jié)構(gòu)SRAM的添加劑配比的填充性能研究，其版圖結(jié)構(gòu)如圖1所示，通孔尺寸約為70nm，溝道尺寸約為150nm.由于業(yè)界電鍍銅添加劑配比的最著名的方法(Best Known Method, BKM)是A3/S10/L3,結(jié)合現(xiàn)有電鍍?cè)O(shè)備的工藝能力，本文分別采用A3/S10/L2、A3.5/S9/L3、A3/S8/L2、A4/S10/L34種添加劑配比進(jìn)行銅填充實(shí)驗(yàn)，所鍍圖形片先采用FIB技術(shù)定點(diǎn)切割硅片中心區(qū)域的SRAM結(jié)構(gòu)剖面，選擇SRAM通孔密集區(qū)，如圖1中劃線位置，然后采用TEM進(jìn)行SRAM結(jié)構(gòu)剖面的拍攝.不同添加劑配比對(duì)55nm技術(shù)代SRAM結(jié)構(gòu)的剖面圖如圖2所示.

從圖2可以看出，電鍍添加劑在55nm技術(shù)代SRAM結(jié)構(gòu)獲得無縫、無空洞的填充效果.添加劑配比A3.5/S9/L3和A4/S10/L3的填充結(jié)果表明，平坦劑在3mL/L范圍內(nèi)不會(huì)影響雙大馬士革結(jié)構(gòu)的填充性能，平坦劑濃度太高會(huì)增加銅膜內(nèi)的雜質(zhì)含量，同時(shí)增加銅膜的應(yīng)力.添加劑配比A3/S10/L2和A4/S10/L3的填充結(jié)果表明，加速劑和抑制劑的配比在1∶2.5至1∶3.3之間都能在55nm技術(shù)代SRAM結(jié)構(gòu)中獲得好的填充效果，選擇添加劑配比A3/S9/L2作為最佳的電鍍銅工藝體條件.

圖2 不同添加劑配比55 nm技術(shù)代SRAM結(jié)構(gòu)剖面的TEM圖Fig.2 TEM spectra of SRAM structural profiles of 55 nm technology generation with different additive ratio

2.2 電學(xué)性能測試

注： 1) M2/M3蛇形線0.09μm×9720μm；2) Via1/Via2通孔鏈3612個(gè).

采用添加劑配比A3/S9/L2為電鍍銅工藝體條件,對(duì)55nm技術(shù)代的M2蛇形線、M3蛇形線、Via1通孔鏈和Via2通孔鏈進(jìn)行了添加劑的電學(xué)性能評(píng)估.采用的55nm技術(shù)代圖形片由國內(nèi)某半導(dǎo)體制造公司提供，并采用CASCADE公司的多功能探針臺(tái)S300對(duì)12英寸硅片上的63個(gè)Die逐一進(jìn)行測試.55nm技術(shù)代的相關(guān)電學(xué)測試的性能指標(biāo)如表2所示.

55nm技術(shù)代M2和M3的蛇形線的設(shè)計(jì)線寬為0.09μm，本文選擇了較長的9720μm的蛇形線測試結(jié)構(gòu).從圖3可以看出，本文采用的添加劑配比N1(A3/S9/L2)、N2(N1的重復(fù)實(shí)驗(yàn))與業(yè)界標(biāo)準(zhǔn)添加劑I1(A3/S10/L3)、I2(I1的重復(fù)實(shí)驗(yàn))的M3電學(xué)結(jié)果均在目標(biāo)值0.176Ω/□上下波動(dòng)，且本文采用的添加劑配比的片間波動(dòng)要小于業(yè)界標(biāo)準(zhǔn)添加劑.

圖3 不同添加劑配比，9720μm蛇形線的電學(xué)測試Fig.3 The electrical test of 9720μm Snake Wire with different additive ratio

55nm技術(shù)代Via1和Via2的通孔線寬為0.1μm，通孔鏈個(gè)數(shù)為3612.從圖4可以看出，本文采用的添加劑配比的Via1電學(xué)結(jié)果略好于業(yè)界標(biāo)準(zhǔn)添加劑，2.5Ω的目標(biāo)值更近，且波動(dòng)范圍更小.

圖4 不同添加劑配比對(duì)(a) Via1，(b) Via2 3612個(gè)通孔鏈的電學(xué)測試Fig.4 The electrical test of (a)Via1, (b)Via2 3612 through holes chain with different additive ratio

根據(jù)上述電學(xué)測試結(jié)果，本文采用的添加劑配比在55nm技術(shù)代的電學(xué)性能接近業(yè)界標(biāo)準(zhǔn)添加劑，金屬線的方塊電阻和通孔電阻均達(dá)到工藝集成的控制規(guī)范，滿足半導(dǎo)體生產(chǎn)線的要求.

2.3 可靠性測試

本文采用國內(nèi)某半導(dǎo)體制造公司的成熟55nm技術(shù)代工藝完成本文采用的添加劑配比所鍍的圖形片的銅后道工藝集成，并完成芯片切割和封裝，然后采用CASCADE公司的多功能探針臺(tái)S300對(duì)封裝后的芯片分別進(jìn)行了金屬線條和通孔的電遷移測試，具體結(jié)果如表3所示.

表3 55nm技術(shù)代金屬線和通孔的電遷移測試結(jié)果對(duì)比

封裝級(jí)電遷移測試溫度恒為300℃.由于金屬線條的寬度和厚度不同，外加測試電流會(huì)根據(jù)不同測試結(jié)構(gòu)做相應(yīng)調(diào)整，一般來說，為了控制測試時(shí)間，越寬越厚的金屬線條需要施加越大的測試電流應(yīng)力.M1的0.081μm線條的測試電流為0.41mA，而M1的2μm線條的測試電流較大，為10.2mA.M2和M3的0.09μm線條的測試電流均為0.57mA，而M2和M3的2μm線條的測試電流均增加至12.6mA.Via1和Via2的測試電流均為0.24mA.通過對(duì)20個(gè)測試樣品的數(shù)據(jù)進(jìn)行繪圖得到各測試結(jié)構(gòu)的擬合曲線，如圖5所示，經(jīng)過理論計(jì)算可以得到表3中的可靠性壽命，結(jié)果表明，各測試結(jié)構(gòu)的電遷移壽命均達(dá)到可靠性要求，大于10年.

圖5 (a)不同添加劑配比在55nm技術(shù)代M1，M2，M3直線條結(jié)構(gòu)的電遷移測試，(b)不同添加劑配比在55nm技術(shù)代Via1，Via2通孔結(jié)構(gòu)的電遷移測試Fig.5 (a) The electromigration test of M1, M2, M3 linear structure with different additive ratio in 55nm technology generation, (b) the electromigration test of Via1, Via2 through holes with different additive ratio in 55nm technology generation

3 結(jié) 論

經(jīng)過對(duì)不同添加劑配比電鍍銅的方塊電阻、不均勻性、退火后應(yīng)力以及填充性的測試，選擇了最佳的添加劑配比A3/S9/L2作為電鍍銅工藝體條件，實(shí)現(xiàn)55nm技術(shù)代大馬士革結(jié)構(gòu)的無空洞、無縫的填充效果；通過了55nm技術(shù)代的電學(xué)測試，基本電學(xué)性能達(dá)到該技術(shù)代工藝集成的控制規(guī)范；滿足半導(dǎo)體生產(chǎn)線的量產(chǎn)要求.