基于FPGA的數(shù)字控制BUCK變換器的設(shè)計

汪垚

【摘 要】隨著移動互聯(lián)網(wǎng)的普及，越來越多的便攜式電子設(shè)備走入我們的生活，這為移動電源產(chǎn)業(yè)帶來機(jī)遇的同時，也對其技術(shù)提出了更高的要求。文章提出了一種基于FPGA（Field Programmable Gate Arrays）的數(shù)字控制BUCK型DC-DC變換器設(shè)計方案，分析了其工作原理，介紹了變換器中ADC芯片的選擇過程，并采用TLC1549作為采樣芯片，以及PID控制的數(shù)字化方法，并詳細(xì)說明了數(shù)字化PID控制方式在FPGA芯片EP2C5T144C8上實現(xiàn)的方法，然后對計數(shù)式DPWM原理進(jìn)行了介紹，并給出了具體的實現(xiàn)方法。

【關(guān)鍵詞】DC-DC；FPGA；DPWM；DPID

【中圖分類號】TM46 【文獻(xiàn)標(biāo)識碼】A 【文章編號】1674-0688（2018）09-0055-03

0 引言

伴隨我國經(jīng)濟(jì)的蓬勃發(fā)展，開關(guān)電源的相關(guān)領(lǐng)域也逐漸產(chǎn)業(yè)化，我國已經(jīng)是世界上最大的開關(guān)電源生產(chǎn)地[1]。進(jìn)入數(shù)字化時代后，開關(guān)電源也逐步在實現(xiàn)數(shù)字化、智能化，以迎合市場的需求。相較于以往的模擬控制，現(xiàn)代數(shù)字控制DC/DC變換器結(jié)構(gòu)上更加復(fù)雜，需要滿足的響應(yīng)速度和信息傳遞速率等各方面性能指標(biāo)都有很高的標(biāo)準(zhǔn)[2]。文章設(shè)計了一種利用FPGA芯片EP2C5T144C8，實現(xiàn)高精度、數(shù)字控制的BUCK型DC/DC變換器，并搭建實驗環(huán)境進(jìn)行了驗證。

1 數(shù)字控制DC/DC變換器的基本結(jié)構(gòu)

與傳統(tǒng)的模擬開關(guān)電源相比，數(shù)字控制開關(guān)電源主要的區(qū)別點在整個系統(tǒng)的控制回路上面，其數(shù)字控制電路主要包括以下幾個模塊，分別是ADC模塊、數(shù)字PID模塊和DPWM波模塊。數(shù)字控制的BUCK型DC-DC變換器模塊圖如圖1所示。

2 ADC分辨率和采樣芯片選擇

ADC在進(jìn)行模擬量和數(shù)字量的轉(zhuǎn)換過程中，必然會出現(xiàn)一定的量化誤差，但誤差的存在不能對最終的結(jié)果造成不可忽視的影響，因此我們需要把誤差控制在一定的范圍內(nèi)，這就要求ADC的分辨率必須滿足系統(tǒng)的要求。

模數(shù)轉(zhuǎn)換器的位數(shù)N決定了其分辨率的高低，一般來說位數(shù)越大則分辨率越高，其輸出的精度也會越高，但在實際設(shè)計時，需要考慮具體的情況，考慮到成本和實現(xiàn)條件等因素，實際設(shè)計時經(jīng)常依據(jù)系統(tǒng)規(guī)定的紋波電壓來制定ADC的分辨率：ADC的分辨率需要小于系統(tǒng)規(guī)定的紋波電壓△VO，即

Vr.ADC /2N<△VO（1）

公式（1）中的Vr.ADC是系統(tǒng)的電源輸入電壓范圍，因此ADC的位數(shù)N必須符合下式：

N>log2（Vr.ADC /△VO）（2）

此次設(shè)計要求紋波為1%，系統(tǒng)電壓的輸入范圍是10～20 V，計算后可知，ADC的位數(shù)N需滿足：

N≥7（3）

綜合考慮了成本、精確度、轉(zhuǎn)換速率等實際情況后，文章選擇TLC1549芯片當(dāng)做系統(tǒng)的模數(shù)轉(zhuǎn)換器。

3 模擬PID的數(shù)字化

若要在數(shù)字系統(tǒng)中使用數(shù)字的PID控制，需要把模擬PID進(jìn)行數(shù)字化。數(shù)字化也稱為離散化，常用的有增量式PID及位置式PID[3]。位置式PID，其輸出結(jié)果因為和前面的一切狀態(tài)也有關(guān)系，因此會將輸出的誤差累積，相較之下，增量式PID因為其輸出僅于當(dāng)前狀態(tài)及之前的2個狀態(tài)有關(guān)，因此增量式PID的誤差很小[4]；增量式PID的另一個比較顯著的優(yōu)點是，當(dāng)控制系統(tǒng)發(fā)生異常情況，其輸出只是系統(tǒng)控制量的增加量，計算性差錯不會對系統(tǒng)造成大的影響，因而在現(xiàn)實生活里，增量式PID得到了更多的應(yīng)用。接下來對位置式和增量式PID算法進(jìn)行對比說明。

積分可以視為是很多項相加的和，在數(shù)字化時，我們經(jīng)常用累加求的方法來替代積分，公式如下：

■e（t）d（t）=T■e（nT）（4）

而微分可以視為把自變量的改變量映射到變化量的線性部分的線性映射，所以，數(shù)字系統(tǒng)里，一般將微分使用差分方法進(jìn)行替換，公式如下：

de（t）/dt=e（kT）-e[（k-1）]/T（5）

我們利用替換采樣時刻點，即

t=kT（6）

而PID控制器的控制規(guī)律如下：

u（t）=Kp[e（t）+1/Ti■e（t）dt+Td（de（t）/dt）]（7）

把公式（4）（5）（6）代入式（7）里，可得：

u（kT）=Kp{e（kT）+T/Ti■e（nT）+Td/T[e（kT）-e（k-1）T]}（8）

對上式進(jìn)行簡化，設(shè)u（kT）代表u（k），e（kT）代表e（k），可得：

u（k）=Kpe（k）+Ki■e（n）+Kd[e（k）-e（k-1）]（9）

公式（9）里，k表示系統(tǒng)的采樣序號，必須是整數(shù)，Ki=Kp（T/Ti）表示積分的系數(shù)，e（k）及e（k-1）代表第k及k-1次的輸入，Kd=Kp（Td/T）代表的是微分系數(shù)。

公式（9）表達(dá)的就是位置式PID算法。這種方式里，最終的輸出和前面的任意狀態(tài)都相關(guān)，而且在處理時，需要對 e（n）累加計算，明顯增加總的計算任務(wù)，出現(xiàn)的計算錯誤還會累積起來，將對系統(tǒng)可靠性造成不好的影響。

在增量式PID算法中，設(shè)輸出結(jié)果為△u（k），根據(jù)公式（9）和遞推原理可得：

u（k-1）=Kpe（k-1）+Ki■e（n）+Kd[e（k-1）-e（k-2）]（10）

用公式（9）減公式（10）可得：

u（k）-u（k-1）=ae（k）+be（k-1）+ce（k-2）（11）

公式（11）就是增量式PID算法，其中a=Kp+Ki+Kd，b=-Kp-2Kd，c=-Kd。從公式（11）可知，若Kp，Ki和Kd是確定的，一旦知道當(dāng)前和前面兩個周期的偏差，就可以通過公式（11）算出系統(tǒng)的控制增量。

4 數(shù)字PID在FPGA中的實現(xiàn)方法

根據(jù)上面的計算分析，增量式PID算法優(yōu)勢更加突出，所以文章采樣增量式PID算法，并進(jìn)行離散化得到數(shù)字式的控制算法。數(shù)字PID若要在FPGA里進(jìn)行實施，由公式（11），把PID算法的3個參數(shù)分別設(shè)成A、B、C，根據(jù)前面式子算出的△u（k）和輸入相加，然后再同程序中的設(shè)定值相比，兩者之差決定了PWM模塊輸出的PWM波的占空比。FPGA中的設(shè)定值并不是系統(tǒng)的設(shè)定電壓，需要把設(shè)定的5V電壓進(jìn)行相應(yīng)的改變，最終成為能夠直接在FPGA里進(jìn)行計算的整數(shù)，計算公式如下：

set=5÷■÷2.5×1 024=341（12）

公式（12）里，設(shè)定值的計算方式是把5 V電壓進(jìn)行電阻分壓采樣后，把1/6的設(shè)定電壓輸入TLC1549里面，因為TLC1549的基準(zhǔn)電壓是2.5 V，位數(shù)為是10位，所以在FPGA中最后的設(shè)定值為341。

5 DPWM的實現(xiàn)

5.1 計數(shù)式DPWM

計數(shù)式DPWM也稱為計數(shù)器DPWM。DPWM的實質(zhì)是把一系列二進(jìn)制數(shù)改變?yōu)榇硖囟ㄕ伎毡鹊男盘朳5]，計數(shù)式DPWM能夠很好地滿足這樣的需求。

計數(shù)式DPWM的結(jié)構(gòu)如圖2所示。由圖2可知，計數(shù)比較式DPWM結(jié)構(gòu)采用了對時鐘周期進(jìn)行逐次計數(shù)，具體方式是把PWM先設(shè)為高電平，開始時計數(shù)器計數(shù)是0，此時比較器1就是高電平，此后，計數(shù)器跟隨時鐘變化，逐漸增加，當(dāng)計數(shù)變?yōu)橄到y(tǒng)設(shè)定值時，比較器2將由低電平變成高電平，通過觸發(fā)器將PWM的輸出電平變?yōu)榈?。利用這種方式，就可以控制開關(guān)管的PWM輸出，并把輸出穩(wěn)定在系統(tǒng)的設(shè)定值。

計數(shù)式DPWM結(jié)構(gòu)不復(fù)雜，只需要比較器、計數(shù)器、RS觸發(fā)器就可以完成。因此本文采用計數(shù)式DPWM進(jìn)行設(shè)計。

5.2 DPWM分辨率的選擇

在實際的電子電路設(shè)計中，很多要求都需要考慮實際，也就是說并不是所有的指標(biāo)都可以達(dá)到最好的狀態(tài)，而是綜合考慮多個參數(shù)的互相配合，使得系統(tǒng)的性能在一定的條件下呈現(xiàn)最優(yōu)的效果。在數(shù)字系統(tǒng)的DPWM里，精度和功耗就是一對相互矛盾的指標(biāo)。在實際的數(shù)字控制DC-DC變換器系統(tǒng)里，對DPWM的要求主要有以下幾點。

（1）DPWM的設(shè)計有效精度必須大于模數(shù)轉(zhuǎn)換模塊的精度，這樣才可以規(guī)避極限環(huán)出現(xiàn)，而有效精度即兩者的設(shè)計比特數(shù)[6]。所謂極限環(huán)，即為系統(tǒng)的輸出在整個系統(tǒng)趨于穩(wěn)定狀態(tài)的時候，不停地在一個固定的量附近來回跳動，這個跳動的幅度和頻率也是在一定的范圍內(nèi)。之所以會出現(xiàn)這樣的情況，多是因為在整個的設(shè)計階段，沒有仔細(xì)考量模數(shù)轉(zhuǎn)換后的適配問題，而在開關(guān)電源相關(guān)的設(shè)計里，如果系統(tǒng)的模數(shù)轉(zhuǎn)換中，量化位數(shù)不能匹配，往往就會出現(xiàn)極限環(huán)現(xiàn)象。根據(jù)實際經(jīng)驗，DPWM的有效位數(shù)要比模數(shù)轉(zhuǎn)換器高3 bit。

（2）DPWM的響應(yīng)速率需足夠快，這樣才可以將數(shù)字控制DC-DC變換器擁有一個的較快的響應(yīng)速率。

（3）DPWM要盡量達(dá)到線性單調(diào)的要求，并提高其線性度。

因為TLC1549是10位的，而系統(tǒng)的時鐘頻率采用FPGA自帶的50 M時鐘頻率，因此DPWM的分辨率選擇為14位。

6 結(jié)語

在開關(guān)電源的使用背景下，本文介紹了數(shù)字型DC-DC變換器的基本原理，然后分析了ADC采樣率及采樣芯片的選擇，利用TLC1549作為采樣芯片，同時說明了數(shù)字PID在FPGA芯片EP2C5T144C8里面的實現(xiàn)方式和具體設(shè)置參數(shù)，最后詳細(xì)分析了DPWM的實現(xiàn)方法及其分辨率的選擇，結(jié)合TLC1549芯片的位數(shù)和實際設(shè)計經(jīng)驗給出了合適的分辨率位數(shù)。但是本文只是一個初步的設(shè)計，里面還有很多的方面都有待提高，根據(jù)目前的數(shù)字開關(guān)電源領(lǐng)域已有的相關(guān)理論和方法，還可以從以下方面作進(jìn)一步的改進(jìn)。

（1）DPWM模塊的分辨率有待進(jìn)一步的提高?？梢岳闷渌姆椒ɑ蛘咄緩剑^續(xù)提高DPWM的分辨率，我們可以對計數(shù)器式方法進(jìn)行一些改造，通過增加一個計數(shù)器的方式來降低系統(tǒng)的頻率。

（2）ADC模塊精度的提升。ADC的高精度是開關(guān)電源可以達(dá)到高精度的一個前提，因此在進(jìn)行ADC轉(zhuǎn)換的時候，我們可以結(jié)合窗口ADC與其他方法來共同提高模數(shù)轉(zhuǎn)換的精度。

（3）硬件的配置可以優(yōu)化。因為此次設(shè)計僅僅進(jìn)行了實驗性的電路搭建，整個電路系統(tǒng)的結(jié)構(gòu)都不夠細(xì)致，接下來可以通過一定的方式，使電路系統(tǒng)更加緊湊，布線更加優(yōu)化，提升系統(tǒng)效果。

參 考 文 獻(xiàn)

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[責(zé)任編輯：鐘聲賢]