基于CSMC 0.5微米CMOS工藝加固版圖設(shè)計及實現(xiàn)

李湘君

基于CSMC 0.5微米CMOS工藝加固版圖設(shè)計及實現(xiàn)

李湘君

（中國電子科技集團公司第四十七研究所,沈陽110032）

隨著CMOS電路技術(shù)的高速發(fā)展，集成密度增大，低功耗設(shè)計以及系統(tǒng)芯片也已普及，導致電路更容易受到空間干擾的影響，從而使整個電子系統(tǒng)發(fā)生故障，因此有必要對電子元器件的抗總劑量、抗閂鎖等能力進行加固設(shè)計。采用華晶上華半導體有限公司的0.5微米的CMOS工藝，設(shè)計可編程計數(shù)器加固版圖時，對NMOS管采用環(huán)形柵結(jié)構(gòu)，消除輻射感生邊緣寄生晶體管漏電效應(yīng)，降低總劑量效應(yīng)的影響；采用雙環(huán)保護結(jié)構(gòu)，降低CMOS集成電路對單粒子閂鎖效應(yīng)的敏感性。對流片后的芯片進行試驗，試驗表明，版圖加固設(shè)計的可編程計數(shù)器具有一定的抗單粒子閂鎖和總劑量能力。

可編程計數(shù)器；單粒子閂鎖;總劑量;雙環(huán)保護;加固設(shè)計;版圖設(shè)計

1 引 言

隨著空間技術(shù)的發(fā)展，各種電子元器件被應(yīng)用在空間系統(tǒng)及輻照環(huán)境時，會受到總劑量效應(yīng)(TID：Total Ionizing Dose)和單粒子效應(yīng)(SEE：Single Event Effect)的影響，其主要表現(xiàn)為：電路邏輯功能發(fā)生錯誤、器件閾值電壓漂移、電路靜態(tài)和動態(tài)電流增加等，對元器件造成不同程度的破壞，從而使整個電子系統(tǒng)發(fā)生故障[1]。采用普通的半導體材料和電路設(shè)計方法已經(jīng)不能滿足一些特殊領(lǐng)域的需求，因此有必要對電子元器件進行抗總劑量、抗閂鎖能力等方面的加固設(shè)計。

2 總劑量和單粒子閂鎖效應(yīng)

2.1 總劑量效應(yīng)

總劑量效應(yīng)通過電子和空穴對的累積效應(yīng)而對半導體器件產(chǎn)生影響。通過電離輻射半導體中的柵氧層和場氧層會產(chǎn)生大量的電子空穴對，在電場的作用下，由于電子運動較快，這樣會使氧化層中產(chǎn)生大量的空穴積累，這些正電荷有一部分將會被氧化層中的缺陷俘獲，從而會使半導體電路因為寄生晶體管而發(fā)生不希望存在的導通或者閾值電壓等異?，F(xiàn)象，使器件發(fā)生邏輯錯誤。集成電路元器件長期處于輻射環(huán)境中時，多次粒子入射將會造成正電電荷積累，從而引起器件性能發(fā)生退化以至失效。輻射粒子穿進物質(zhì)，與物質(zhì)中的電子相互作用，把自身的能量傳給電子，如果電子由此獲得的能量大于它的結(jié)合能，電子就會脫離原子核對它的束縛成為自由電子，而原子則變成了帶電離子，這一過程稱為電離輻射效應(yīng)。中子流、高能電子、γ 射線和X射線等均可引起電離效應(yīng)，γ 射線和X射線等光子流更容易引起材料電離，γ射線的電離效應(yīng)最為顯著[2-3]。

2.2 單粒子閂鎖效應(yīng)

單粒子閂鎖效應(yīng)（SEL,Single Event Latch-up）是指由于單粒子入射使半導體中襯底電壓分布產(chǎn)生變化，從而使半導體器件內(nèi)部的一些寄生的NPN、PNP、電阻與NMOS、PMOS產(chǎn)生一個電流增益大于1的正反饋回路，不斷放大VDD與GND之間的泄漏電流，直到由于電流過大使器件發(fā)生燒毀等嚴重后果[4]。

由于CMOS結(jié)構(gòu)中固有的寄生PNPN四層可控硅結(jié)構(gòu)，所以其閂鎖效應(yīng)不可避免。單粒子的轟擊可以使得PNPN結(jié)構(gòu)導通，除了觸發(fā)機理不同，在輻射環(huán)境下的單粒子閂鎖效應(yīng)和一般的閂鎖效應(yīng)在其他機理上都相同[5]。所以一切抗閂鎖效應(yīng)的措施都可以用于抗單粒子閂鎖效應(yīng)。

3 可編程計數(shù)器抗總劑量和閂鎖版圖設(shè)計

3.1 可編程計數(shù)器

可編程計數(shù)器是一款微機接口電路，具有3個獨立的16位的通用定時/計數(shù)器，每一個定時/計數(shù)器的工作方式及計數(shù)常數(shù)分別由軟件編程選擇，共有六種工作方式，可進行2進制或10進制計數(shù)或定時操作。

其內(nèi)部的3個獨立的16位的通用定時/計數(shù)器，每一個各有三根I/O線：CLK為時鐘輸入線，作為計數(shù)脈沖輸入端；OUT為計數(shù)器輸出端，當計數(shù)器減為零時，OUT輸出相應(yīng)的信號；GATE為門控信號，用于啟動或禁止計數(shù)器的操作。控制字寄存器用來寄存操作方式控制字，每一個計數(shù)器都有一個單獨的控制字寄存器，只能寫入不能讀出。D0～D7為雙向、三態(tài)數(shù)據(jù)總線，是單片機與本電路之間的數(shù)據(jù)傳輸線，RD、WR為數(shù)據(jù)讀、寫控制線，A0、A1是地址選擇線，CS是片選線[6]。其功能框圖如圖1所示。

圖1 功能框圖

可編程計數(shù)器的主要結(jié)構(gòu)就是計數(shù)器，而每一個計數(shù)器都有一個單獨的控制字寄存器，控制字寄存器用來寄存操作方式控制字，只能寫入不能讀出。針對控制寄存器中的CMOS門電路單元進行了版圖加固設(shè)計，增強了可編程計數(shù)器的抗總劑量和閂鎖能力。

3.2 可編程計數(shù)器門電路單元的抗總劑量和閂鎖版圖設(shè)計

以控制寄存器中的CMOS門電路單元中的一個與非門為例，介紹加固版圖設(shè)計方法。在研制中，采用了NMOS管環(huán)形柵結(jié)構(gòu)替代傳統(tǒng)的雙邊結(jié)構(gòu)，消除了輻射感生邊緣寄生晶體管漏電效應(yīng)；采用了雙環(huán)保護結(jié)構(gòu)，降低了CMOS集成電路對單粒子閂鎖效應(yīng)的敏感性。設(shè)計好的版圖如圖2所示。

圖2 與非門電路版圖

CMOS器件的失效主要是由于在氧化層中產(chǎn)生輻射感生電荷和在Si/SiO2界面產(chǎn)生輻射感生界面態(tài)，從而導致器件閾值電壓漂移，溝道載流子遷移率降低，漏電流增加。電離輻射在SiO2中激發(fā)電子-空穴對，電子可以很快移出SiO2，而空穴則一部分移出SiO2，一部分會被SiO2中的空穴陷阱俘獲成為正的固定空間電荷。在正偏壓下，空間電荷比較多地集中在Si/SiO2界面附近，形成正空間電荷，使閾值電壓向負電壓方向漂移。對NMOS管在最壞偏壓的情況下，晶體管導通，空穴在電場作用下向Si/SiO2界面運動，極易被界面附近的陷阱俘獲；而對PMOS管最壞偏壓情況下，晶體管截止，沒有電場使空穴向Si/SiO2界面運動，被界面附近的陷阱俘獲的幾率要小很多[7]，因此PMOS管具有比NMOS管強的多的抗總劑量電離輻射能力，加固設(shè)計也主要針對CMOS電路中的NMOS管進行。

在晶體管的設(shè)計中，多晶硅柵在場氧和柵氧的過渡區(qū)會產(chǎn)生一個寄生晶體管，這個寄生晶體管對總劑量的電離輻射極為敏感。在商用工藝線中，由于寄生晶體管不可能導通，商用工藝沒有考慮這種情況。

在加固版圖設(shè)計時，需要把NMOS管改為環(huán)型柵，在源漏之間完全消除了薄氧到厚氧的過渡區(qū)。環(huán)形柵結(jié)構(gòu)如圖3所示，完全消除了輻射感生邊緣寄生晶體管漏電效應(yīng)，并且和商業(yè)工藝兼容。由此，器件的抗總劑量水平得以增強。

對NMOS管采用P+有源區(qū)環(huán)，能起到對場氧反型漏電溝道的截止作用。場氧本來是為相鄰晶體管起絕緣作用的，但是當多晶硅連線在場氧上方通過時，就有可能形成場氧反型的漏電結(jié)構(gòu)。場氧反型一般表現(xiàn)為芯片漏電流大大增加，總劑量輻射下，如果產(chǎn)生非常大的靜態(tài)電源電流，就可以認為發(fā)生了場氧反型。在漏電流溝道上插入一條重摻雜的P+保護環(huán)能夠有效的減輕總劑量電離輻射感生的場氧漏電效應(yīng)。因為大多數(shù)工藝并不提供附加的場氧下方P+摻雜，因此必須增加一條有源區(qū)使得P+環(huán)在源漏注入時形成。這種方法大大增加了N+源漏區(qū)到阱的間距，阻斷了漏電溝道的產(chǎn)生，如圖3所示。

圖3 利用P+有源環(huán)形成場氧反型

對PMOS和NMOS采用雙環(huán)保護結(jié)構(gòu)，版圖結(jié)構(gòu)如圖2所示，雙環(huán)保護減輕了單粒子閂鎖效應(yīng)的影響，P+保護環(huán)還可以起另外一個重要的作用，就是可以有效降低閂鎖效應(yīng)的影響，降低寄生橫向NPN管增益。為了確保不發(fā)生單粒子閂鎖效應(yīng)，在N阱里的P管周圍加一個N+保護環(huán)，降低寄生PNP管增益。

3.3 總體版圖設(shè)計

采用華晶上華半導體有限公司的0.5微米CMOS工藝，針對每一個門電路都利用如圖2所示的加固方法對版圖進行了加固設(shè)計，基本單元以電源和地線為邊界分別對齊，在布局布線過程中形成電源網(wǎng)和地線網(wǎng)；基本單元在豎直方向預(yù)留足夠的布線通道，供二次鋁走線。盡量采用一次鋁在單元內(nèi)部連線，二次鋁作為單元間走線。

整個版圖的其中一部分如圖4所示。

總體采用的自動布局布線方式，使用布線軟件LEDIT進行版圖布局布線，生成的電路內(nèi)核版圖，外圍PAD單元采用全定制設(shè)計，手動布局[8]。同時版圖設(shè)計時采取電源（VDD）和地線（VSS）的電流限制設(shè)計。金屬傳導電流時，電流密度有一定的極限值。如果電流大大超過導體的閾值Jth會產(chǎn)生電遷移現(xiàn)象，即金屬原子會隨電流遷移，金屬線將越來越細，最終導致斷裂。特別是用作VDD和VSS的線條。因為匯總處電流最大，所以在設(shè)計時適當加寬了電源線和地線的寬度，有效地防止了電遷移。

圖4 部分版圖

由于電路標準單元設(shè)計采用了環(huán)柵結(jié)構(gòu)，與正常結(jié)構(gòu)的MOS管模型參數(shù)會有差別，所以會對電路后仿真帶來影響。為了減小這種影響，在電路設(shè)計過程中，標準單元設(shè)計盡量做到種類最少，使最終版圖的后仿真結(jié)果可以貼近電路實際參數(shù)性能。

4 試驗結(jié)果

對流片后的芯片進行了總劑量和單粒子試驗后，試驗條件如表1所示：

表1 試驗條件

總劑量試驗進行“移位測試”，再進行168h加速退火并按規(guī)定進行終點電測試,測試結(jié)果符合參數(shù)指標要求。單粒子試驗過程中，無電流鎖定現(xiàn)象。試驗表明，可編程計數(shù)器具有一定的抗總劑量和單粒子閂鎖能力。

5 結(jié)束語

采用華晶上華半導體有限公司的0.5微米CMOS工藝，以可編程計數(shù)器的主要結(jié)構(gòu)為例，介紹了版圖的加固設(shè)計方法，實現(xiàn)了具有抗總劑量和單粒子閂鎖能力的可編程計數(shù)器。且版圖設(shè)計采用自建版圖庫進行自動布局布線，縮短了設(shè)計周期，使用標準的商業(yè)CMOS工藝進行生產(chǎn)，不依賴專門的加固工藝線，容易移植，保證生產(chǎn)延續(xù)性。

[1]范雪.一種新型反熔絲存儲器的研制及其抗輻射加固方法研究[D].成都：電子科技大學，2011.Fan Xun.To Develop a New Type of the Fuse Storage and Reinforcement Methods Against Radiation[D].Chengdu：University of Electronic Scienceand Technology,2011.

[2]王剛.新型反熔絲器件及抗總劑量輻射PROM的研究與實現(xiàn)[D].成都：電子科技大學，2013.Wang Gang.New the Fuse Devices and Total Ionizing Dose Radiation Resistance Research and Implementation of Prom[D].Chengdu：University of Electronic Science and Technology,2013.

[3]APaccagnella.“Single Event Effects：Introductinn”［EB/OL］(2013.02.05)http：//sirad.pd.infn.it/scuola_legnaro_2007/Presentazioni_pdf/12_Paccagnella_ParteA.pdf

[4]Fstruresson.”Single Event Effects(SEE)Mechanismand Effects”［EB/OL］(2014.11.02)http：//space.epfl.ch/webdav/site/space/shared/industry_media/07%20SEE%20Effect%20F.sturesson.pdf

[5] 何偉.鐵電存儲器的輻射效應(yīng)研究與加固設(shè)計[D].成都：電子科技大學，2014.He Wei.Radiation Effect of ferroelectric Memory Research and strengthening Design[D].Chengdu：University of Electronic Scienceand Technology,2014.

[6] 戴梅萼，史嘉權(quán).微型計算機技術(shù)及應(yīng)用：從16位到32位[M].北京：清華大學出版社，1996.2.Dai Meie,Shi Jiaquan.Micro Computer Technology and Application：From16 to32 Bits[M].Beijing：Tsinghua University Press,1996.2.

[7] 褚忠強，徐曦.現(xiàn)代工藝集成電路的總劑量效應(yīng)及加固技術(shù)[J].現(xiàn)代電子技術(shù),2010.2(313)：171-174.Chu Zhongqiang,Xu Xi.Modern Technology of Integrated Circuit of Total Ionizing Dose effect and Reinforcement Technology[J].The Modern Eletronic Technology,2010.2(313)：171-174.

[8] 陳春章，艾霞,王國雄.數(shù)字集成電路物理設(shè)計[M].北京：科學出版社.2008：21-23.Chen Chunzhang,Ai Xia,Wang Guoxiong.Digital Integrated Circuit Physical Design [M].Beijing：Science Press.2008：21-23.

Design and Implementation of Strengthening Layout Based on CSMC 0.5滋m CMOS Process

Li Xiangjun
（The 47th Research Institute of China Electronics Technology Group Corporation,Shenyang 110032,China）

With the high-speed development of CMOS circuits technology,integration density increases,and the low-power design and system chip is popularized,which causes the circuits more vulnerable to the affection from space interference so as to lead the whole electronic system to malfunction,thereby it is necessary to carry out the strengthening design to the capacity of resistanting total ionizing dose and latch-up.Using 0.5μm CMOS process from CSMC-HJ,when designing strengthening layouts of programmable counters,gate-all-around structure is deployed to NMOS to eliminate the edge parasitic transistor leakage effect induced by radiation,and to depress the influence of total ionizing dose effect;double-ring guard structure is used to reduce the sensitivity of CMOS integrated circuit to single event latch-up effect.Experiment is applied to the chips after fabrication,and it shows that the programmable counters with layout strengthening design have certain capacity of resistanting single event latch-up and latch-uptotal ionizing dose.

Programmable counter;Single event latch-up;Total ionizing dose;Double-ring guard;Strengthening design;Layout design

10.3969/j.issn.1002-2279.2017.06.019

TN4

A

1002-2279-（2017）06-0082-04

李湘君（1984—），女，遼寧省沈陽市人，工程師，主研方向：集成電路設(shè)計。

2016-11-07