12位單斜ADC的設(shè)計(jì)*

陳科全，唐 鶴，鄭炯衛(wèi)，楊 磊，甄少偉，張 波

（電子科技大學(xué)，成都 610054）

1 引言

近年來(lái)，由于便攜式電子產(chǎn)品需求的迅速增長(zhǎng)、視頻技術(shù)的迅速發(fā)展以及CMOS工藝制造技術(shù)的不斷進(jìn)步，CMOS圖像傳感器有了很大的發(fā)展。而ADC作為CMOS圖像傳感器中的重要組成部分，它對(duì)整個(gè)圖像傳感器的圖像質(zhì)量和運(yùn)行速度等方面都有著決定性的影響。當(dāng)今研究的圖像傳感器中涉及到的ADC分為3類(lèi)，即像素級(jí)ADC、列級(jí)ADC和芯片級(jí)ADC。單斜ADC作為列級(jí)ADC的一種，相對(duì)于芯片級(jí)ADC，其對(duì)ADC速度要求降低；相對(duì)于像素級(jí)ADC，其提高了填充因子和圖像傳感器的光電轉(zhuǎn)換效率[1]。

本文提出的單斜ADC結(jié)構(gòu)簡(jiǎn)單，共用斜坡發(fā)生器和計(jì)數(shù)器的工作方式使得芯片面積小、功耗低，非常適用于對(duì)于列寬要求嚴(yán)格的圖像傳感器；但其缺點(diǎn)是速度慢，對(duì)于N位單斜ADC，實(shí)現(xiàn)一次模數(shù)轉(zhuǎn)換需要2N個(gè)時(shí)鐘周期，轉(zhuǎn)換時(shí)間隨ADC精度呈指數(shù)型增加。提高單斜ADC的速度有兩種改進(jìn)方式可供參考：多斜坡單斜ADC[2]和兩步單斜ADC[3]。

2 整體電路結(jié)構(gòu)設(shè)計(jì)

圖1給出了該ADC的電路結(jié)構(gòu)框圖，該電路核心模塊包括斜坡發(fā)生器（ramp generator）、比較器（comparator）、斜坡輸出緩沖器（buffer）、計(jì)數(shù)器（counter）、寄存器（register）和鎖存器（latch）。其中斜坡發(fā)生器、計(jì)數(shù)器和緩沖器可共用，比較器、寄存器和觸發(fā)器每列各一個(gè)（只畫(huà)出了3列）。

圖1 單斜ADC電路結(jié)構(gòu)框圖

圖2 給出了一個(gè)3位單斜ADC的工作原理圖，工作過(guò)程為：計(jì)數(shù)器在外部時(shí)鐘的控制下產(chǎn)生數(shù)字碼，該數(shù)字碼既是斜坡發(fā)生器的輸入也是寄存器的輸入；比較器依次比較斜坡發(fā)生器的輸出Vramp與ADC輸入Vpixel的大小，比較結(jié)果為觸發(fā)信號(hào)Vfall；最后由Vfall控制寄存器保存下對(duì)應(yīng)的計(jì)數(shù)器輸出碼，這個(gè)數(shù)字碼就是單斜ADC的輸出[4]。

圖2 3位單斜ADC工作原理

本設(shè)計(jì)中采用了一種新型的軌到軌輸入比較器，使單斜ADC能夠轉(zhuǎn)換滿(mǎn)擺幅的輸入信號(hào)。

3 關(guān)鍵模塊設(shè)計(jì)

在整個(gè)ADC中，核心模塊包括比較器和斜坡發(fā)生器，這2個(gè)模塊的性能直接影響到整個(gè)ADC的性能。

3.1 比較器

比較器可分為靜態(tài)比較器和動(dòng)態(tài)比較器兩類(lèi)。靜態(tài)比較器和開(kāi)環(huán)運(yùn)放類(lèi)似，電路中一直存在靜態(tài)電流，功耗大且速度慢；動(dòng)態(tài)比較器只有瞬態(tài)電流，功耗較小，由于正反饋其速度較快，但是需要時(shí)鐘來(lái)控制?；趯?duì)比較器功耗和速度的考慮，選擇采用了動(dòng)態(tài)比較器。

比較器設(shè)計(jì)中需要考慮的一個(gè)關(guān)鍵問(wèn)題就是失調(diào)電壓，失調(diào)電壓主要是由輸入對(duì)管閾值電壓失配和寬長(zhǎng)比失配引起的，而一般動(dòng)態(tài)比較器的失調(diào)電壓為毫伏量級(jí)，遠(yuǎn)大于一個(gè)LSB，會(huì)嚴(yán)重影響ADC的線性度，因此需要對(duì)比較器的失調(diào)電壓進(jìn)行校準(zhǔn)[5]。同時(shí)，隨著ADC輸入電壓量化范圍的擴(kuò)大，由于單斜ADC的輸入端就是比較器的輸入端，這就要求比較器在大輸入電壓范圍內(nèi)還能正常工作，然而對(duì)于一般的比較器有著閾值電壓的限制，當(dāng)輸入電壓小于或大于某些值后，比較器輸入管不能正常開(kāi)啟，無(wú)法得到比較結(jié)果。因此本文中的比較器采用了一種新結(jié)構(gòu)，在輸出失調(diào)存儲(chǔ)技術(shù)的基礎(chǔ)上進(jìn)行改進(jìn)，使得比較器同時(shí)具有失調(diào)校準(zhǔn)功能和在軌到軌輸入范圍內(nèi)正常工作的能力。

圖3給出了新型比較器的電路結(jié)構(gòu)，比較器工作分為兩個(gè)階段：復(fù)位階段和比較階段。工作狀態(tài)由時(shí)鐘控制的開(kāi)關(guān)狀態(tài)來(lái)決定，開(kāi)關(guān)S1、S2斷開(kāi)，開(kāi)關(guān)S3～S8閉合時(shí)比較器工作在復(fù)位階段，此時(shí)采用輸出失調(diào)存儲(chǔ)技術(shù)來(lái)消除前置放大器的失調(diào)電壓[6]，同時(shí)對(duì)采樣電容進(jìn)行充電，圖4所示為比較器工作在復(fù)位階段的等效電路圖。開(kāi)關(guān)S1、S2閉合，開(kāi)關(guān)S3～S8斷開(kāi)時(shí)比較器工作在比較階段，此時(shí)將比較器輸入信號(hào)轉(zhuǎn)換為共模電平恒定的差分信號(hào)，經(jīng)前置放大器AV放大后比較出結(jié)果，圖5所示為比較器工作在比較階段的等效電路圖。

圖3 新型比較器電路結(jié)構(gòu)

該比較器的失調(diào)電壓來(lái)源主要有兩部分，前置放大器的失調(diào)電壓和鎖存器的失調(diào)電壓，其中前置放大器的失調(diào)電壓VOSA采用輸出失調(diào)存儲(chǔ)技術(shù)來(lái)消除，在復(fù)位階段時(shí)，VOSA通過(guò)前置放大器放大AV倍后存儲(chǔ)在電容C3、C4上，此時(shí)電路表現(xiàn)為零差分輸入零差分輸出。當(dāng)開(kāi)關(guān)S5～S8斷開(kāi)后，如果不考慮開(kāi)關(guān)S5與S6和開(kāi)關(guān)S7與S8電荷注入引起的失配，由前置放大器、電容C3和C4構(gòu)成的電路就表現(xiàn)為零失調(diào)電壓。

圖4 復(fù)位階段等效電路

圖5 比較階段等效電路

假設(shè)電容 C1、C2、C3和 C4的電容值相等且都為C，開(kāi)關(guān)S5和S6注入到電容C1和C2上的電荷失調(diào)量為ΔQ5,6，開(kāi)關(guān)S7和S8注入到電容C3和C4上的電荷失調(diào)量為ΔQ7,8，開(kāi)關(guān)S5～S8引起的失調(diào)等效到比較器輸入端為：

這個(gè)失調(diào)電壓很小，可以忽略。而鎖存器的失調(diào)電壓VOSL等效到比較器輸入端要除以前置放大器增益 AV，即：

這樣大大減小了鎖存器的失調(diào)電壓VOSL。比較器校準(zhǔn)后總失調(diào)電壓為：

若忽略掉值很小的VOS1，校準(zhǔn)后比較器的失調(diào)電壓就是VOS2，只需要調(diào)節(jié)前置放大器的增益，就可以將比較器的失調(diào)控制在需要的范圍以?xún)?nèi)。

該比較器軌到軌輸入是通過(guò)對(duì)輸入電壓進(jìn)行轉(zhuǎn)換來(lái)實(shí)現(xiàn)的，這個(gè)轉(zhuǎn)換過(guò)程與失調(diào)校準(zhǔn)同時(shí)進(jìn)行。如圖4，復(fù)位階段電容C1和C2存儲(chǔ)的電荷分別為：

電阻R1和R2相等，則：

如圖5，比較階段電容C1和C2存儲(chǔ)的電荷分別為：

比較器工作狀態(tài)從復(fù)位階段變到比較階段后，開(kāi)關(guān)S5、S6斷開(kāi)，前置放大器輸入端結(jié)點(diǎn)X、Y處無(wú)電荷泄放通路，C1、C2存儲(chǔ)的電荷量保持不變，即Q1=Q1′，Q2=Q2′，得到：

由公式（9）、（10）、（11）可以看出，對(duì)于任意輸入信號(hào)，最終輸入到前置放大器的信號(hào)共模電平均為電壓VCM，VCM的值由前置放大器共模輸入范圍決定，這樣保證了前置放大器增益恒定，比較器輸入范圍不會(huì)受前置放大器共模輸入范圍限制，從而實(shí)現(xiàn)了軌到軌輸入。

3.2 斜坡發(fā)生器

斜坡發(fā)生器產(chǎn)生的斜坡信號(hào)是界定輸入信號(hào)大小的基準(zhǔn)，其線性度直接影響到整個(gè)ADC的性能。斜坡發(fā)生器的本質(zhì)是DAC，DAC的種類(lèi)有很多種，電容型DAC因?yàn)槠ヅ浜?、功耗低而被廣泛采用。傳統(tǒng)的二進(jìn)制加權(quán)電容陣列所需的單位電容隨位數(shù)增加呈指數(shù)型增加，因此該單斜ADC采用了分段電容結(jié)構(gòu)斜坡發(fā)生器，減少了單位電容數(shù)量，速度更快、功耗更低、芯片面積更小。

圖6給出了12位斜坡發(fā)生器的電路結(jié)構(gòu)圖，由高8位二進(jìn)制加權(quán)DAC（MSB）和低4位二進(jìn)制加權(quán)DAC（LSB）通過(guò)橋接電容連接構(gòu)成，單位電容個(gè)數(shù)只有28+24-1，遠(yuǎn)小于傳統(tǒng)DAC所需的單位電容個(gè)數(shù)212。

圖6 斜坡發(fā)生器電路結(jié)構(gòu)

可以采用分段電容結(jié)構(gòu)實(shí)現(xiàn)DAC的一個(gè)關(guān)鍵點(diǎn)在于要保證與橋接電容相鄰的兩位權(quán)重比為2，圖6所示的分段方式使得每一位都具有正確的權(quán)重，雖然會(huì)引入增益誤差，但是對(duì)斜坡信號(hào)的線性度無(wú)影響；也可采用其他分段方式，可根據(jù)噪聲、匹配、寄生電容等多方面綜合考慮進(jìn)行選擇[7]。

4 仿真結(jié)果

該電路基于0.18μm標(biāo)準(zhǔn)CMOS工藝，使用Cadence進(jìn)行設(shè)計(jì)仿真。ADC工作電源電壓為1.8 V，消耗總電流約為4 mA，芯片面積900μm×1900μm。為了分析ADC的動(dòng)態(tài)性能，在4.88 kHz采樣頻率下，輸入2.33 kHz滿(mǎn)擺幅正弦信號(hào)，在ADC輸出中取64個(gè)點(diǎn)進(jìn)行快速傅里葉變換，得到輸出信號(hào)的頻譜圖。圖7為tt工藝角下頻譜圖，其他仿真條件結(jié)果在表1中給出。分析表1數(shù)據(jù)可以看出，ADC最低有效位數(shù)為11.51，可滿(mǎn)足性能需求。該結(jié)果是在tt下而不是ss下得到，其原因在于，斜坡發(fā)生器所用單位電容在ss下的值大于tt下的值（這是由工藝模型決定的），對(duì)于電容陣列DAC而言，單位電容越大，寄生電容帶來(lái)的影響就越小，因此ss工藝角下斜坡發(fā)生器輸出的斜坡信號(hào)線性度更好，ADC的有效位數(shù)就更大。

圖7 tt工藝角下頻譜圖

表1 ADC動(dòng)態(tài)參數(shù)

表2 列級(jí)ADC性能對(duì)比

表2對(duì)比了本文ADC與其他列級(jí)ADC的參數(shù)，其中工藝對(duì)ADC精度有一定影響。由于本文單斜ADC中采用的軌到軌輸入比較器結(jié)構(gòu)較為復(fù)雜，與文獻(xiàn)[8]、[9]相比，每列功耗高很多，但是ADC輸入信號(hào)范圍可達(dá)到滿(mǎn)擺幅，這是其突出點(diǎn)。

5 結(jié)論

本文介紹了一種12位單斜結(jié)構(gòu)列級(jí)ADC，其斜坡發(fā)生器采用了分段電容結(jié)構(gòu)，以提高速度、降低功耗、減小面積；為滿(mǎn)足高精度需求，對(duì)比較器進(jìn)行了失調(diào)校準(zhǔn)，同時(shí)增大比較器的有效輸入范圍至軌到軌，擴(kuò)大了ADC的輸入量化范圍。最終ADC電路整體功能正常，有效位數(shù)達(dá)到了11.51位，滿(mǎn)足激光焦平面成像電路的應(yīng)用場(chǎng)合。