功率VDMOS（帶氮化硅結(jié)構(gòu)）的UIS失效改善

馮 超，王振宇，郝志杰

（1.華潤上華科技有限公司，江蘇 無錫 214000；2.北京大學(xué)軟件與微電子學(xué)院，北京 102600）

1 引言

功率半導(dǎo)體器件作為開關(guān)的核心部件，是實現(xiàn)電能轉(zhuǎn)換和控制必不可少的核心器件。隨著電源電機等需求量的猛增，功率半導(dǎo)體的需求量也急劇上升，特別是LED等領(lǐng)域的需求，并涌現(xiàn)出很多適用于不同場合的新品種。功率DMOS器件有高輸入阻抗、極低的驅(qū)動功率、高速開關(guān)能力以及低噪聲等優(yōu)點，成為目前應(yīng)用最為普遍的功率器件。

從各個方面的反映發(fā)現(xiàn)，功率器件的靜態(tài)參數(shù)表現(xiàn)相當(dāng)穩(wěn)定，而在真正應(yīng)用過程中卻注重動態(tài)參數(shù)，但是后者的失效比例比前者高得多，其對應(yīng)的失效背景也極其復(fù)雜和多變。隨著現(xiàn)在電路系統(tǒng)中感性負(fù)載的增加，動態(tài)過程中UIS(Unclamped Inductive Sw itching)的要求對于功率DMOS系統(tǒng)應(yīng)用來說變得尤為重要。因此，抵抗UIS失效能力是衡量功率器件可靠性的重要指標(biāo)之一。而改善UIS能力也一躍成為當(dāng)前DMOS設(shè)計和制造的重要任務(wù)之一。

2 功率DMOSUIS測試方法

在行業(yè)中能常常聽到單脈沖最大雪崩能量值(EAS,maximum energy of avalanche in single pulse)或重復(fù)脈沖最大雪崩能量值 (EAR,maximum energy of avalanche in repetitive pulse)兩個詞，EAS和EAR是評價功率DMOS抗UIS失效能力的方式。EAS或EAR越大，則器件的抗雪崩能力越高，即可靠性越高。從最初以單脈沖最大雪崩能量值用來衡量UIS的能力，直到現(xiàn)在隨著器件開關(guān)的頻率越來越高甚至高達(dá)GHz，造成相鄰兩次開關(guān)間隔時間大幅度縮短，使得用EAR比用EAS來評價UIS更有意義。當(dāng)器件的結(jié)溫?zé)o法通過開關(guān)的時間間隔下降時，最終使得其多次累積后結(jié)溫不斷增大引起開關(guān)崩潰，在如此惡劣的現(xiàn)狀下必須采用重復(fù)脈沖最大雪崩能量值來衡量器件的UIS能力。從上述描述不難看出多脈沖測試的雪崩能量值EAR要小于單脈沖測試的雪崩能量值EAS。

圖1是最基本的UIS測試電路簡圖，VG是一個10 V的脈沖電壓，IAS是測試用雪崩電流，一般定義為器件的額定電流，VDD是驅(qū)動電壓，用以調(diào)節(jié)IAS的上升速率，L是電感器，用以維持測試器件（DUT）關(guān)斷瞬間電路中的電流IAS，初始的L應(yīng)設(shè)置得較小。

當(dāng)VG處于波峰10 V時，作為DUT的DMOS管導(dǎo)通，此時電路中的電流即為外加的IAS。隨著VG的下降，DUT關(guān)斷，同時IAS停止供電，此時電感器L開始放電，以維持電路中的瞬間電流不變，大小仍等于IAS，于是得到了DUT在關(guān)斷狀態(tài)下受到IAS沖擊的效果。如圖1所示，在IAS回復(fù)初始狀態(tài)前，如果漏極電壓能保持不變，則在這個測試條件下該DUT的雪崩能力是良好的。

圖1 UIS測試電路簡圖

而其對應(yīng)的基本雪崩能量公式即：

公式中L為測試感性負(fù)載大小，不同的設(shè)備采用的方式不同，有些使用固定電感掃描電流，而有些設(shè)備采用固定電流掃描電感的方式測量，不管哪種方式最終測試的管芯都是fail的，也就是無法繼續(xù)使用了。

3 UIS的失效機理

功率DMOS的UIS失效按照常規(guī)主要可分成兩類：一個是電流變大引起的失效，另一個是溫度升高造成的失效。電流變大引起的失效主要是由于流過器件的電流超過一定數(shù)量從而開啟了功率DMOS中的寄生三極管，使得器件損傷。溫度升高造成的失效主要因為器件中PN結(jié)溫迅速上升超過了材料所能承受的溫度，而這種失效較多見于EAR的測試中，也就是前一次測試的PN結(jié)溫并未下降至理想值，后一次測試所引起的升溫已經(jīng)開始，連續(xù)多次疊加后導(dǎo)致失效，第二種暫時不在本次討論的范圍內(nèi)。

針對第一種電流變大引起的失效加以詳細(xì)說明。當(dāng)進(jìn)行EAS測試時，gate端零時DMOS的溝道消失，電流只能從源區(qū)下的P-body區(qū)流到源極接觸，因此會在P-body區(qū)產(chǎn)生一個電壓降，當(dāng)該電壓降大于N+源/P-body結(jié)的正向?qū)▔航禃r，N+、P-body和N-外延層構(gòu)成的寄生三極管開啟，如圖2所示。寄生三極管的開啟進(jìn)一步放大雪崩電流，最終因一次次放大電流而失效，這就是最為常見的電流變大引起的失效。

圖2 功率DMOS的寄生三極管及雪崩電流示意圖

通常DMOS會采取各種工藝手段來防止寄生三極管開啟，當(dāng)然也可以通過設(shè)計端的手段來從根源處避免這種失效。

4 某款功率VDMOS產(chǎn)品的UIS改善方案

在線部分產(chǎn)品存在UIS能力較低的情況，但是客戶提出更高的UIS需求時，這些產(chǎn)品無法滿足客戶的應(yīng)用要求。針對上述產(chǎn)品的弊端分別從電擊穿和熱擊穿兩方面著手，改善抗UIS能力，于是提出了如下幾個改善方案。

4.1 減小P-body區(qū)寄生電阻R b

通過增加N+源區(qū)下方的P型摻雜，使P-body區(qū)寄生電阻Rb降低，避免寄生三極管的開啟，進(jìn)而提高UIS能力。Christopher Kocon等人提出通過優(yōu)化“注入阻擋層”的厚度來提高UIS能力，其器件結(jié)構(gòu)如圖3所示?？稍谠O(shè)計VDMOS工藝流程時，通過大劑量的P型元素的注入，來完成在N+源區(qū)下方形成一個高濃度的硼摻雜區(qū)的任務(wù)。這種工藝下，該注入與Poly共同完成非溝道區(qū)域的自對準(zhǔn)注入，在免去一層光罩的情況下使得注入?yún)^(qū)域不在溝道內(nèi)。在進(jìn)行UIS測試的過程中，注入阻擋層越薄，其UIS能力就越好。

圖3 具有注入隔離層結(jié)構(gòu)的VDMOS

4.2 改變雪崩電流路徑

Jun Zeng等人提出一種具有分裂阱結(jié)構(gòu)的功率VDMOS，利用光刻膠和Poly的配合，使P-body區(qū)中部出現(xiàn)一個“凹形”區(qū)，如圖4所示。由于雪崩擊穿時“凹形”區(qū)中心的電場密集，場強最大，最終使得雪崩電流從原來P-body拐角的位置流過直接轉(zhuǎn)變至從“凹形”區(qū)中心的位置流通，使得寄生三極管無法開啟。參考其他實驗室制備的該器件結(jié)構(gòu)，其UIS能力比常規(guī)結(jié)構(gòu)提高了約50%，但RDSON同比也提高了15%。

圖4 分裂阱結(jié)構(gòu)的功率VDMOS

還有一種改變雪崩電流路徑的方法是常用于LV VDMOS器件上的淺槽結(jié)構(gòu)，見圖5。在不改變P-body區(qū)域的前提下，利用孔后腐蝕Si表面的方式也同樣形成類似的“凹形”區(qū)結(jié)構(gòu)，同樣能改變雪崩電流路徑，避免寄生三極管開啟。隨著淺槽深度的增加，雪崩能量會有大幅增加，但伴隨而來的其擊穿電壓會有所下降，這是我們不想看到的。由其他實驗室提供的數(shù)據(jù)表明，在設(shè)計60 V的功率VDMOS時，取得優(yōu)化的槽深為1.3μm，其雪崩耐量比傳統(tǒng)型器件有144%的提高。

圖5 分段的槽型體接觸功率VDMOS

4.3 增強器件的散熱能力

為防止發(fā)生熱擊穿，可通過增大器件面積，調(diào)整Cell Pitch大小和元胞密度、優(yōu)化接觸設(shè)計等措施來增強熱耗散，同時也需要降低器件加工過程中由工藝和封裝帶來的局部缺陷，以此來提高器件的均勻散熱能力，改善UIS能力。

圖6 傳統(tǒng)平面柵功率VDMOS與分段槽型體接觸功率VDMOS的電流路徑

從以上3種方案不難看出，針對電擊穿的改善主要是避免寄生三極管的開啟，其針對性比較明顯，而熱擊穿的改善方案需要協(xié)調(diào)設(shè)計工藝封裝等各個方面，涉及面較為廣泛，短時間內(nèi)不易實施，故最終選擇通過改善電擊穿的方式來改善UIS能力。

5 改善方案驗證

我們針對多個電擊穿改善方案進(jìn)行了如下確認(rèn)。

5.1 減小P-body區(qū)寄生電阻R b

該產(chǎn)品原流程中已經(jīng)存在大劑量的P型注入 (1×1015cm-2)，無法通過增加注入或者注入劑量來提高UIS，同時方案中還提到“注入阻擋層越薄，其UIS能力就越好”，經(jīng)確認(rèn)其對應(yīng)注入前阻擋層采用的是SiN，有降低其厚度的可能性，故針對SiN的厚度進(jìn)行拉偏驗證，結(jié)果如下。

圖7 I AS和E AS與SiN厚度對比(相鄰SiN厚度條件相差20nm)

單脈沖雪崩能量為：

圖8中IAS的平方與UIS能力成正比，當(dāng)SiN厚度降至條件5之后IAS能提供提高的幅度明顯下降，并趨于穩(wěn)定，也就是UIS能力趨于穩(wěn)定。

圖8 I AS與SiN對比圖(相鄰SiN厚度條件相差20 nm)

圖9 V TH與SiN厚度對比(相鄰SiN厚度條件相差20 nm)

但是VTH隨著SiN厚度的下降而上升，這是由注入的橫向效應(yīng)引起的，隨著P型注入深度的增加，注入引起的橫向效應(yīng)使得進(jìn)入溝道的P型元素增加，對溝道長度有一定影響。

5.2 改變雪崩電流路徑的方案選擇

（1）利用光刻膠和Poly的配合，使P-body區(qū)中部出現(xiàn)一個“凹形”區(qū)的方案有一定可行性，但是P-body結(jié)構(gòu)改變對這個工藝的baseline會發(fā)生重大變化，同時也會增加光刻層次，故不安排進(jìn)行實驗驗證。

（2）利用孔后腐蝕Si表面的方式形成類似“凹形”區(qū)結(jié)構(gòu)的方案可進(jìn)行進(jìn)一步確認(rèn)，只需要在孔腐蝕完成后增加一步Si腐蝕即可，在線LV VDMOS工藝有采用類似結(jié)構(gòu)，由于孔的位置不僅在Cell區(qū)，同時Poly上也存在部分孔，故在相同結(jié)構(gòu)的HV VDMOS平臺上安排了一個簡單的Poly上孔后的模擬實驗，主要分片方案如表1所示，在不同厚度Poly的孔腐蝕后增加不同深度的Si Loss(硅損失)拉偏。

表1 Si Loss(硅損失)分片條件

由于在線控制波動形成如下結(jié)果，見表2。

表2 不同孔腐蝕后各個位置上的孔深度

從數(shù)據(jù)上來看，首先要保證Cell上的孔深度大于NSD的結(jié)深，其次需要兼顧Poly厚度以及Poly上孔完成后Poly殘留的厚度，針對目前一些采用600 nm Poly的工藝平臺，在不對工藝baseline進(jìn)行調(diào)節(jié)的情況下有一定風(fēng)險，特別是腐蝕后Poly的殘留量。

圖10 Poly上的Si腐蝕

按照如上方案確認(rèn)降低SiN厚度是本次改善UIS能力的最佳方案，結(jié)合產(chǎn)品VTH窗口和UIS能力的變化，選擇圖8中條件5的SiN厚度作為最后的優(yōu)化條件。優(yōu)化前后數(shù)據(jù)對比見圖11、12、13、14。

圖11 優(yōu)化前后BV DSS的變化

對個別產(chǎn)品經(jīng)過一定時間的監(jiān)控，經(jīng)長期可靠性驗證 HTRB(High Temperature Reverse Bias)后BVDSS結(jié)果沒有差異，滿足要求，見圖15。

圖12 優(yōu)化前后R DON的變化

圖13 優(yōu)化前后V TH的變化

圖14 優(yōu)化前后V FSD的變化

圖15 HTRB BV DSS監(jiān)控對比

6 結(jié)論

功率器件的品種越來越多，應(yīng)用場合也日趨豐富，自然有不少品種的VDMOS應(yīng)用在感性負(fù)載電路與高頻開關(guān)電路中，那么此時對UIS能力的要求就會不斷提高。雖然本文從電擊穿和熱擊穿兩個方面提供了一些方案，并針對具體在線工藝做出合適的改善方案，但是改善UIS能力的道路還很漫長，希望在不久的將來能夠通過某種或者某幾種合理、成本低廉以及工藝兼容的方法來進(jìn)一步改善UIS能力。