一種基于FPGA的沖擊應(yīng)力下空封鍵合線短接判定方法

黃曉彬，王培培，季振凱

（1.無錫中微億芯有限公司，江蘇無錫 214072；2.中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇無錫 214072）

1 引言

隨著高可靠集成電路對(duì)外界環(huán)境和電路本身的穩(wěn)定性要求越來越高，陶封芯片因其高可靠性、高耐濕性、良好的絕緣性和氣密性被廣泛應(yīng)用于軍用集成電路和宇航級(jí)集成電路。集成電路的設(shè)計(jì)規(guī)則正在朝著體積小、功能多、速度快的方向發(fā)展，使得電路芯片尺寸相對(duì)減小，而I/O管腳的數(shù)量卻相對(duì)增加，這時(shí)陶瓷封裝芯片的鍵合線布局結(jié)構(gòu)就顯得尤為重要。

1.1 陶瓷封裝的鍵合引線布局

陶封芯片大都使用多層或多排焊盤外殼來封裝，并且焊盤的間距較小。目前多層焊盤外殼封裝的芯片鍵合引線層數(shù)多為2層，也有少部分是3層的，另外，有的芯片還需要加接地線，即向下鍵合；而多排焊盤外殼則在一層瓷片上有2排、3排甚至4排焊盤[1]。這些鍵合引線的典型布局結(jié)構(gòu)主要是為了使陶封芯片尺寸盡可能小且增加I/O管腳數(shù)量的規(guī)模，以適應(yīng)更多的功能需求。

1.2 陶瓷封裝中鍵合引線在機(jī)械沖擊下的主要問題

陶封芯片內(nèi)部為空腔結(jié)構(gòu)，即內(nèi)部除芯片外不填充其他物體，因此不同于塑封芯片，陶封鍵合線無填充物進(jìn)行隔離固定。陶封芯片經(jīng)過多次沖擊或長(zhǎng)時(shí)間受應(yīng)力工作后，引線強(qiáng)度會(huì)變?nèi)酰鄬雍副P外殼封裝鍵合引線的抗拉強(qiáng)度也不同。一般情況下，其抗拉強(qiáng)度是由3層引線→2層引線→1層引線→向下鍵合線依次增加；同時(shí)，高密度的封裝形式使得鍵合引線間隙變小，這些因素都可能會(huì)造成芯片鍵合引線的接觸性短路。

當(dāng)陶封芯片在機(jī)載或彈載環(huán)境下工作時(shí)，整機(jī)的瞬間加速度很大，會(huì)對(duì)陶封芯片造成巨大的沖擊應(yīng)力，此時(shí)陶封芯片中的鍵合線受到?jīng)_擊后會(huì)發(fā)生振動(dòng)，當(dāng)鍵合線在某個(gè)方向上振幅足夠大時(shí)，相鄰鍵合線可能會(huì)短接，鍵合線短接會(huì)導(dǎo)致I/O端口的信號(hào)邏輯異常，一般表現(xiàn)為端口邏輯值無法正常翻轉(zhuǎn)，導(dǎo)致相關(guān)電路功能異常，繼而影響整機(jī)的正常工作，產(chǎn)生嚴(yán)重后果。

為了防止芯片受沖擊后由于上述問題而導(dǎo)致電路功能失效，在芯片設(shè)計(jì)過程中，鍵合線要充分考慮引線參數(shù)的選擇，如直徑、電氣特性、導(dǎo)熱特性、機(jī)械性能和化學(xué)穩(wěn)定性等；在充分優(yōu)化引線布局布線設(shè)計(jì)和鍵合線工藝參數(shù)的基礎(chǔ)上，還需要對(duì)芯片參考整機(jī)應(yīng)用的實(shí)際要求進(jìn)行機(jī)械沖擊摸底實(shí)驗(yàn)，以驗(yàn)證陶封芯片的封裝合理性和可靠性。

2 鍵合引線短接判定方法

為了保證芯片滿足預(yù)定用途所要求的質(zhì)量和可靠性，需要對(duì)芯片進(jìn)行一系列環(huán)境、機(jī)械、電氣的試驗(yàn)程序，如封蓋前內(nèi)部檢測(cè)、溫度循環(huán)、粒子碰撞噪聲檢測(cè)、老煉電測(cè)試、密封檢測(cè)和鍵合線短接加嚴(yán)測(cè)試等。

2.1 常規(guī)陶瓷封裝鑒定考核中的鍵合線短接判定

機(jī)械沖擊法：目的是檢測(cè)器件能否適用在需經(jīng)受中等嚴(yán)酷程度沖擊的電子設(shè)備中，如裝卸、運(yùn)輸或現(xiàn)場(chǎng)操作中由于突然受力或運(yùn)動(dòng)狀態(tài)突然變化而產(chǎn)生的沖擊。試驗(yàn)完成后，對(duì)受測(cè)器件進(jìn)行外殼、引線或密封目檢[2]。

掃頻振動(dòng)法：目的是測(cè)定在規(guī)定頻率范圍內(nèi)，振動(dòng)對(duì)器件的影響。在X、Y和Z 3個(gè)方向上各進(jìn)行4次循環(huán)測(cè)試后，對(duì)受測(cè)器件進(jìn)行外殼、引線或密封目檢[2]。

恒定加速度法：目的是確定恒定加速度對(duì)微電子器件的影響，在確定了適當(dāng)?shù)膽?yīng)力強(qiáng)度下，對(duì)器件在規(guī)定時(shí)間內(nèi)施加規(guī)定的加速度，可以檢測(cè)沖擊和振動(dòng)實(shí)驗(yàn)不能檢測(cè)出的結(jié)構(gòu)和機(jī)械類的缺陷[2]。

(2)在干態(tài)條件下,隨著載荷由0.5 MPa增大至1.5 MPa,磨屑被擠壓成完整的磨屑膜,有效隔離了試樣與對(duì)磨銷的直接接觸,使得摩擦系數(shù)逐漸減小;但由于磨屑膜在高載荷下更容易被破壞,使得質(zhì)量磨損率逐漸增大.

上述3種常規(guī)鑒定考核試驗(yàn)的測(cè)試項(xiàng)均不是加電測(cè)試項(xiàng)，且為破壞性試驗(yàn)，即只能檢測(cè)出鍵合線斷路和結(jié)構(gòu)性短路的情況，無法檢測(cè)出鍵合線在瞬間強(qiáng)沖擊應(yīng)力下的短時(shí)間短接的情況。

2.2 三綜合試驗(yàn)中的鍵合線短接判定

三綜合試驗(yàn)是指綜合溫度、濕度、振動(dòng)3個(gè)環(huán)境應(yīng)力的試驗(yàn)。在設(shè)定好溫度和濕度范圍后，將待測(cè)芯片放入試驗(yàn)箱箱體，按規(guī)定將電振動(dòng)應(yīng)力周期性施加到芯片上，從而獲得芯片在綜合的惡劣環(huán)境下的各項(xiàng)性能指標(biāo)。

與上述3種常規(guī)鑒定方法一樣，三綜合試驗(yàn)也不是加電測(cè)試項(xiàng)，無法檢測(cè)出芯片在瞬間加速度極大的情況下鍵合線的短接現(xiàn)象。

2.3 基于高速攝像的鍵合線短接判定

基于高速攝像的鍵合線短接判定方法的關(guān)鍵在于進(jìn)行高速攝像頭捕捉鍵合線振動(dòng)圖像和后期電學(xué)判定。

將待測(cè)陶封芯片開蓋，沖擊實(shí)驗(yàn)的電路安裝到固定裝置上后，在X、Y、Z 3個(gè)方向上分別施加特定加速度的機(jī)械沖擊[2]，用高速攝像機(jī)拍攝芯片內(nèi)部鍵合線在沖擊實(shí)驗(yàn)過程中的振動(dòng)情況，對(duì)比振動(dòng)異常的區(qū)域和對(duì)應(yīng)陶封芯片的封裝圖，確認(rèn)可能短接的鍵合線（由于高速攝像機(jī)拍攝的照片為2D圖片，所以無法通過照片完全確認(rèn)短接的發(fā)生，需要將其對(duì)應(yīng)的引腳選出進(jìn)行后期電學(xué)判定是否真的短接了）。

假設(shè)引出了兩個(gè)管腳（這里記為I/O1與I/O2），將管腳I/O1經(jīng)過一個(gè)電流敏感放大器后接電源正極，管腳I/O2接電源負(fù)極。設(shè)置合適的電流敏感放大器放大倍數(shù)，在正常情況下電源上顯示的電流為0 A，示波器上顯示的電壓為0 V，如果這兩個(gè)管腳發(fā)生短接現(xiàn)象，則電流敏感放大器輸出端上的電壓會(huì)發(fā)生跳變，具體表現(xiàn)為：（1）電壓由低電平跳變?yōu)楦唠娖?；?）高電平會(huì)維持一段時(shí)間；（3）電壓再由高電平跳變至低電平[3]。

基于高速攝像的鍵合線短接判定方法存在以下幾個(gè)主要缺點(diǎn)：（1）實(shí)驗(yàn)步驟過于復(fù)雜，比較依賴設(shè)備的精度；（2）實(shí)驗(yàn)判定效率低下，一方面，高速攝像機(jī)定位捕捉每次只有幾十根鍵合線，這就需要反復(fù)多次沖擊實(shí)驗(yàn)才能得到預(yù)期現(xiàn)象，另一方面，每次電學(xué)判定只能判定一對(duì)鍵合線是否短路；（3）無法判定多層焊盤外殼封裝的陶封芯片。

2.4 基于端口信號(hào)兩兩異或的鍵合線短接判定

基于端口信號(hào)兩兩異或的鍵合線短接判定方法在一定程度上解決了上述部分問題，其原理為受沖擊電路相鄰引腳輸出頻率相同、相位相反的方波信號(hào)，外圍判定電路將相鄰方波信號(hào)做異或運(yùn)算，最后一個(gè)I/O腳與前一個(gè)I/O腳產(chǎn)生的方波信號(hào)和第一個(gè)I/O腳產(chǎn)生的方波信號(hào)做異或運(yùn)算。正常情況下，由于相鄰管腳產(chǎn)生的方波信號(hào)頻率相同、相位相反，其做異或邏輯結(jié)果應(yīng)該為1，若相鄰引腳受沖擊時(shí)短接，則這對(duì)引腳產(chǎn)生的信號(hào)會(huì)不穩(wěn)定，此時(shí)做異或邏輯運(yùn)算結(jié)果為0，同時(shí)觸發(fā)鎖存器鎖存，鎖存器輸出端保持0輸出。

若無鍵合線短接的情況發(fā)生，則傳輸?shù)絇C機(jī)的數(shù)據(jù)字為8’b1111_1111；如果相鄰鍵合線（都為普通I/O管腳）短接了，則會(huì)產(chǎn)生連續(xù)的3個(gè)0；如果相鄰鍵合線（一個(gè)為普通I/O管腳，另一個(gè)為電源或地管腳）短接了，則會(huì)產(chǎn)生連續(xù)的2個(gè)0。最后根據(jù)0的個(gè)數(shù)和0在整個(gè)數(shù)據(jù)串中的位置，對(duì)照芯片原理圖，進(jìn)一步推斷短接的鍵合線屬于哪兩個(gè)具體的引腳[3]。

基于端口信號(hào)兩兩異或的鍵合線短接判定方法雖然將實(shí)驗(yàn)設(shè)備和實(shí)驗(yàn)流程簡(jiǎn)化，但同時(shí)也產(chǎn)生了新的問題：由于芯片管腳不是順序排列，當(dāng)芯片管腳過多時(shí)，上傳給上位機(jī)的數(shù)據(jù)字符串需要對(duì)照芯片原理圖管腳和代碼數(shù)據(jù)字定義進(jìn)行解析，出錯(cuò)的數(shù)據(jù)字也會(huì)有多種形式，無法通過數(shù)據(jù)字符串直觀得出短接鍵合線所對(duì)應(yīng)的管腳，消耗大量時(shí)間。

3 基于FPGA的沖擊應(yīng)力下鍵合線短接判定

針對(duì)以上問題，本文提出一種新的基于FPGA的判定方法，在大大簡(jiǎn)化實(shí)驗(yàn)設(shè)備和實(shí)驗(yàn)流程的基礎(chǔ)上，同時(shí)對(duì)外圍判定電路的代碼進(jìn)行優(yōu)化，使上位機(jī)得到的數(shù)據(jù)字符串可以直觀表達(dá)短接的鍵合線引腳，大大降低短接鍵合線的判定復(fù)雜度，進(jìn)一步提高沖擊實(shí)驗(yàn)的可靠性。

3.1 基于FPGA的鍵合線短接判定原理

其基本功能框圖如圖1所示，整個(gè)判定系統(tǒng)分為受沖擊電路和判定電路兩個(gè)部分，受沖擊電路每個(gè)引腳通過等長(zhǎng)的蛇形線連接到判定電路，以保證相位偏移小到忽略不計(jì)。判定電路由一個(gè)或多個(gè)(根據(jù)待測(cè)芯片管腳數(shù)而定)FPGA電路和上位機(jī)組成，一般選用塑封芯片以保證判定電路在沖擊實(shí)驗(yàn)中不會(huì)發(fā)生系統(tǒng)性功能故障。

圖1 基于FPGA的鍵合線判定方法功能框圖

受沖擊電路的基本原理框圖如圖2所示，電路上電后，配置芯片將配置信號(hào)發(fā)送到待測(cè)試FPGA陶封芯片，芯片所有I/O管腳均按固定頻率（本文實(shí)驗(yàn)頻率設(shè)置為1 MHz）發(fā)送方波信號(hào)，相鄰引腳的方波信號(hào)相位相反。如果I/O口相鄰的引腳為電源地腳，則相位相反順延至電源地腳的下一個(gè)I/O引腳。

圖2 受沖擊電路功能框圖

圖3 判定電路功能框圖

判定電路的功能原理框圖如圖3所示，每個(gè)I/O引腳的信號(hào)進(jìn)入判定系統(tǒng)后與此信號(hào)的反相信號(hào)（進(jìn)行一次非邏輯運(yùn)算）進(jìn)行異或邏輯運(yùn)算，由于異或邏輯運(yùn)算兩輸入信號(hào)頻率相同、相位相反，所以正常情況下異或邏輯運(yùn)算結(jié)果始終為1。當(dāng)機(jī)械沖擊應(yīng)力使芯片任意兩相鄰管腳短接時(shí)，I/O引腳不會(huì)產(chǎn)生穩(wěn)定的方波信號(hào)，此時(shí)異或邏輯輸出結(jié)果為0，觸發(fā)相應(yīng)鎖存器鎖存，鎖存器Q輸出端恒定為0，鎖存器輸出端恒定為1，當(dāng)任意鎖存器輸出端為1時(shí)，傳輸使能輸出有效。判定電路將所有鎖存器的數(shù)據(jù)按8 bit為一組組成1個(gè)字節(jié)，以串行RS232協(xié)議的傳輸形式發(fā)送給上位機(jī)。

正常情況下，傳輸?shù)絇C機(jī)的1個(gè)字節(jié)數(shù)據(jù)為8’hFF，如果I/O管腳與電源地管腳鍵合線短接，則會(huì)產(chǎn)生1個(gè)0；如果I/O管腳與I/O管腳的鍵合線短接，則會(huì)產(chǎn)生連續(xù)的2個(gè)0；電源地管腳輸出值保留。為了能夠通過上位機(jī)接收到的數(shù)據(jù)直觀看出短接的鍵合線所在的位置，本文在數(shù)據(jù)并轉(zhuǎn)串時(shí)給相應(yīng)鎖存器的輸出值和電源地管腳輸出值按照真實(shí)管腳順序進(jìn)行排序，且若鎖存器不滿8個(gè)字節(jié)，則數(shù)據(jù)高位補(bǔ)1。以24個(gè)管腳的芯片為例，2管腳為電源地管腳，3、13和14管腳為普通I/O管腳，2與3管腳短接，13與14管腳短接后，如表1所示，對(duì)比文獻(xiàn)[3]的數(shù)據(jù)說明本文排序判定的重要性。

表1 本文與文獻(xiàn)[3]的數(shù)據(jù)判定對(duì)比

如表1所示，文獻(xiàn)[3]獲取的串行數(shù)據(jù)由于沒有按照管腳順序排序，且不保留電源地輸出腳，因此在判斷過程中串行數(shù)據(jù)的值是沒有規(guī)律可尋的，需要同時(shí)核對(duì)代碼和芯片原理圖才能準(zhǔn)確得出短接鍵合線的位置。而本文提出的短接線判定方法相應(yīng)位置的0就表示相應(yīng)位置的管腳短接，因此可以根據(jù)獲取的串行數(shù)據(jù)，直觀得到是哪些具體管腳的鍵合線短接，對(duì)于成百上千個(gè)管腳的芯片，判定速度和準(zhǔn)確性顯然大大提升。

3.2 基于FPGA的鍵合線短接判定裝置和實(shí)測(cè)結(jié)果

如圖4所示，將受沖擊芯片電裝于PCB板上并用點(diǎn)膠固定，然后將PCB板固定在提供沖擊應(yīng)力的設(shè)備上，上電實(shí)測(cè)。根據(jù)以上實(shí)驗(yàn)原理對(duì)CQFP228封裝的芯片分別在X、Y、Z 3個(gè)方向各進(jìn)行3次帶點(diǎn)沖擊實(shí)驗(yàn)。P1引腳鎖存的數(shù)據(jù)為向PC機(jī)發(fā)送的最后一個(gè)數(shù)據(jù)字的最低位，之后的數(shù)據(jù)位按照管腳順序依次類推。9次實(shí)驗(yàn)在對(duì)應(yīng)方向上都設(shè)置3000 g的加速度，實(shí)驗(yàn)數(shù)據(jù)如表2所示。

圖4 沖擊實(shí)驗(yàn)現(xiàn)場(chǎng)實(shí)拍圖

表2 9次沖擊實(shí)驗(yàn)的實(shí)驗(yàn)結(jié)果

3.3 與其他試驗(yàn)方法的比測(cè)結(jié)果

對(duì)上文所述的各種檢測(cè)鍵合線短接的方法進(jìn)行測(cè)試比對(duì)后，得出的比測(cè)結(jié)果如表3所示，顯然本文所提出的基于FPGA的沖擊應(yīng)力下空封鍵合線短接判定方法檢測(cè)到短接的概率更準(zhǔn)，確定管腳位置更快捷。

表3 不同鍵合線短接判定方法比測(cè)結(jié)果

4 結(jié)束語

陶封芯片在特定應(yīng)用環(huán)境下的沖擊實(shí)驗(yàn)是其可靠性評(píng)估中的必測(cè)實(shí)驗(yàn)項(xiàng)目，但以往的測(cè)試方法比較依賴實(shí)驗(yàn)設(shè)備，且過程復(fù)雜。本文提出的基于FPGA的沖擊應(yīng)力下空封鍵合線短接判定方法可以快速準(zhǔn)確地判定陶封芯片在受沖擊后短接的鍵合線位置，大大縮短了沖擊實(shí)驗(yàn)的測(cè)試時(shí)間。