一種新型低壓上電復(fù)位電路設(shè)計

汪恒毅+鄺小飛+盧杰

摘 要：基于0.18 mm工藝設(shè)計了一種可集成到低電源電壓數(shù)字IC或數(shù)?；旌螴C的上電復(fù)位電路。該P(yáng)OR（Power On Reset）具有電源上電和掉電檢測功能，且對電源上電的速度不敏感，故可通過使用遲滯比較器實現(xiàn)對電源噪聲的免疫。corner仿真結(jié)果表明，該電路可以實現(xiàn)大于100 ms的延時。相比于傳統(tǒng)POR，該電路工作電壓低、性能可靠、結(jié)構(gòu)簡單。

關(guān)鍵詞：上電復(fù)位電路；延時；電源檢測；閾值電壓

中圖法分類號：TN432 文獻(xiàn)標(biāo)識碼：A 文章編號：2095-1302（2014）04-0090-03

0 引 言

在電子系統(tǒng)上電時，電源通常需要經(jīng)過比較長的時間才能達(dá)到穩(wěn)定狀態(tài)。在這個過程中，數(shù)字集成電路或數(shù)?；旌霞呻娐分械募拇嫫?、控制器等單元的狀態(tài)是不確定的，這可能會導(dǎo)致芯片不能正常工作[1]。因此需要一種電路在電源上電時，對那些不確定的狀態(tài)進(jìn)行初始化，我們通常使用上電復(fù)位電路來實現(xiàn)這種功能。然而，隨著集成電路工藝的進(jìn)步，芯片的工作電壓越來越低，對POR的性能要求也更高，傳統(tǒng)的POR電路越來越難以滿足如今的需求[2-5]。本文通過對傳統(tǒng)POR的研究，基于0.18 μm設(shè)計了一種低壓低功耗的上電復(fù)位電路，該電路結(jié)構(gòu)也適用于更小特征尺寸的CMOS工藝[8-10]。

1 POR電路介紹

圖1（a）所示為傳統(tǒng)的片外POR電路，其主要由電阻、電容和二極管構(gòu)成，電路的時間延遲由RC決定，當(dāng)電源下電時，反向二極管對電容放電。這種電路的主要缺點是依賴電源的上電速度，在電源的上電速度較慢時，POR電路可能無法正常工作。圖1（b）為傳統(tǒng)的片上集成POR電路，檢測電壓由NMOS和PMOS的閾值電壓決定，當(dāng)電源電壓高于檢測電壓時，電流鏡對電容充電，當(dāng)充電電壓高于觸發(fā)器閾值時，電路復(fù)位。這種電路的缺點是在電源電壓低于閾值電壓時，電路也有充電電流存在，會減小電路的延遲時間；其次，管子的閾值電壓受工藝、溫度影響較大，再計入電源電壓的影響，這種電路延遲時間的離散度會非常大。

圖2所示的POR電路由帶隙基準(zhǔn)電壓做參考電壓，它的檢測電壓值非常精確，誤差通常在5%以內(nèi)。同時和其他POR相比，延遲時間受工藝、溫度、電壓的影響也較小。市場上廣泛應(yīng)用的單片POR芯片811/812系列，便采用這種結(jié)構(gòu)。圖2電路雖然性能優(yōu)良，但是在集成電路的器件特征尺寸越來越小、電源電壓甚至低于帶隙基準(zhǔn)的時候，這種結(jié)構(gòu)顯然不利于片上集成。

圖1 傳統(tǒng)POR電路

圖2 基于帶隙基準(zhǔn)的POR

2 POR電路設(shè)計

本文設(shè)計的POR電路如圖3所示，M1～M8構(gòu)成了電源電壓檢測電路，其中M1～M4和R1、R2用來產(chǎn)生偏置電流，INV1和M7， M8構(gòu)成具有遲滯能力的比較器，上電檢測點和下電檢測點的回差電壓大于100 mV。INV2、T1用來產(chǎn)生時間延遲，T1遲滯比較器用來產(chǎn)生復(fù)位信號。相比于文獻(xiàn)[9，10]的設(shè)計，本文POR大大提高了對噪聲的免疫能力，同時增加了延遲時間，提高了電路可靠性。

圖3 POR電路

當(dāng)電路啟動時，所有節(jié)點電壓的初始狀態(tài)為0，在0≤VDD

Ids1=Ids3， Ids3= Ids4， Ids5= Ids6 （1）

Ids4=Vgs1/R1 （2）

Vdet= Vgs1+ Vgs2 （3）

在VDD超過檢測電壓Vdet時，Vtri迅速拉低，BUF1打開，M9開始對MOS電容Mc充電，當(dāng)Vc大于T1的閾值電壓時，T1輸出復(fù)位信號。從VDD達(dá)到Vdet到T1輸出復(fù)位信號的時間延遲TD由Ids9、Mc電容和T1閾值電壓決定。

在電路下電時，POR的工作過程是上電時的逆過程，由INV1、T7、T8構(gòu)成的遲滯比較器使得下電檢測電壓低于上電檢測值，其回差電壓的大小可以通過改變M7的尺寸調(diào)整。當(dāng)電源電壓小于下電檢測值時，Vs變?yōu)榈碗娖剑琕c節(jié)點通過BUF1迅速放電到0。由于Vc放電速度遠(yuǎn)高于充電速度，該P(yáng)OR在上電的時候，即使出現(xiàn)由電源噪聲導(dǎo)致檢測電路反復(fù)觸發(fā)的現(xiàn)象，Vc依然會保持低電平，這極大的提高了電路對噪聲的抗干擾能力。

3 電路仿真

為了模擬POR電路在電源上電時間為1 ms時的工作情況，做不同corner組合的仿真。主要corner的仿真結(jié)果如圖4所示，仿真數(shù)據(jù)如表1所列。上電檢測電壓Vdet由于依賴于NMOS的閾值，隨工藝變化較大，仿真結(jié)果清晰地表明了這點。

表1 仿真仿真設(shè)置 Vdet TD

MOS（tt），Res（tt），1.8 V，27 1.01 V 193 ms

MOS（ss），Res（ff），1.98 V，125 1.22 V 145 ms

MOS（ff），Res（ss），1.68 V，-45 754 mV 232 ms

典型工作條件下，Vdet和TD的蒙特卡洛仿真結(jié)果如圖5和圖6所示，其方差分別為25.76 mV和2.72 ms。

圖4 主要corner仿真

圖5 上電檢測電壓蒙特卡洛仿真

圖6 TD蒙特卡洛仿真

4 結(jié) 語

本文基于0.18 mm工藝設(shè)計了一種適用于低電源電壓IC的可集成上電復(fù)位電路，該P(yáng)OR具有電源上電和掉電檢測能力，對電源的上電速度和噪聲不敏感，電路總功耗約9 mW。所有corner的仿真結(jié)果表明，該電路可實現(xiàn)大于100 ms的延時，蒙特卡洛仿真顯示該電路受工藝批次和器件失配影響較小。

參 考 文 獻(xiàn)

[1]張俊安，陳良，楊毓軍，等.一種基于0.18μm CMOS工藝的上電復(fù)位電路[J].微電子學(xué)，2012，42（2）：238 – 241.

[2] YASUDA T， YAMAMOTO M， NISHI T. A power-on reset pulse generator for low voltage applications [C]// IEEE International Symposium on Circuits and Systems. [S.l.]： IEEE， 2006（ 4）： 599-601.

[3] LAI Xin-quan， YU Wei-xue， LI Gang， et al. A low quiescent current and reset time adjustable power-on reset circuit [C]// ASICON 2005 6th International Conference On ASIC. Shanghai， China： ASICON， 2005（2）： 559-562.

[4] LAZAR A， FLOREA M， BURDIA D. A bandgap reference circuit design for power-on reset related circuits [C]// International Symposium on Signals， Circuits and Systems. [S.l.]： ISSCS， 2009： 1-4.

[5] TANZAWA T. A process- and temperature-tolerant power-on reset circuit with a flexible detection level higher than the bandgap voltage [C]// IEEE International Symposium on Circuits and Systems. [S.l.]： IEEE， 2008： 2302-2305.

[6]張晉，蔣林，曾澤滄. 一種新型的片內(nèi)上電復(fù)位電路的設(shè)計[J]. 西安郵電學(xué)院學(xué)報，2009， 14（5）：13 – 16.

[7]彭偉娣，張文杰，謝亮，等. 一種嵌入式上電復(fù)位電路的設(shè)計與芯片實現(xiàn)[J]. 固體電子學(xué)研究與進(jìn)展，2013，33（2）：179 – 182.

[8] LE Huy-Binh， DO Xuan-Dien， LEE Sang-Gug， et al. A long reset-time power-on reset circuit with brown-out detection capability [J]. IEEE Transactions on Circuits and Systems II： Express Briefs， 2011， 58（11）： 778-782.

[9] KATYAL A， BANSAL N. A self-biased current source based power-on reset circuit for on-chip applications [C]// 2006 International Symposium on VLSI Design， Automation and Test. [S.l.]： [s.n.]， 2006： 1-4.

[10] KALANTI A， AALTONEN L， PAAVOLA M. A power-on reset with accurate hysteresis [C]. 2010 12th Biennial Baltic Electronics Conference. Tallinn： [s.n.]， 2010： 119-120.

本文基于0.18 mm工藝設(shè)計了一種適用于低電源電壓IC的可集成上電復(fù)位電路，該P(yáng)OR具有電源上電和掉電檢測能力，對電源的上電速度和噪聲不敏感，電路總功耗約9 mW。所有corner的仿真結(jié)果表明，該電路可實現(xiàn)大于100 ms的延時，蒙特卡洛仿真顯示該電路受工藝批次和器件失配影響較小。

參 考 文 獻(xiàn)

[1]張俊安，陳良，楊毓軍，等.一種基于0.18μm CMOS工藝的上電復(fù)位電路[J].微電子學(xué)，2012，42（2）：238 – 241.

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[6]張晉，蔣林，曾澤滄. 一種新型的片內(nèi)上電復(fù)位電路的設(shè)計[J]. 西安郵電學(xué)院學(xué)報，2009， 14（5）：13 – 16.

[7]彭偉娣，張文杰，謝亮，等. 一種嵌入式上電復(fù)位電路的設(shè)計與芯片實現(xiàn)[J]. 固體電子學(xué)研究與進(jìn)展，2013，33（2）：179 – 182.

[8] LE Huy-Binh， DO Xuan-Dien， LEE Sang-Gug， et al. A long reset-time power-on reset circuit with brown-out detection capability [J]. IEEE Transactions on Circuits and Systems II： Express Briefs， 2011， 58（11）： 778-782.

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[10] KALANTI A， AALTONEN L， PAAVOLA M. A power-on reset with accurate hysteresis [C]. 2010 12th Biennial Baltic Electronics Conference. Tallinn： [s.n.]， 2010： 119-120.