MOS柵控晶閘管在超高di/dt應用中的失效分析

劉亞偉，陳萬軍

（電子科技大學電子薄膜與集成器件國家重點實驗室，成都 610054）

1 引言

脈沖功率技術已廣泛應用于環(huán)境工程、生物醫(yī)療、節(jié)能減排、材料制備等諸多領域[1-3]。而在脈沖功率系統中，脈沖開關是至關重要的一部分，它需要具備承受高關態(tài)阻斷電壓、高開態(tài)電流密度、高di/dt的能力?；鸹ㄏ?、閘流管等傳統脈沖功率開關曾被廣泛應用于脈沖系統中，但該類器件同時具有開關速率低、使用壽命短、驅動電路復雜、體積龐大等缺點[4,5]。隨著半導體技術的發(fā)展，固態(tài)脈沖開關器件的低成本、高效率、小體積等特性使其成為替代傳統開關器件的絕佳選擇。VDMOS、IGBT等固體開關器件因其較大的導通電阻阻礙了其在超高電流峰值、超高di/dt條件下的應用；SCR和GTO等器件由于受電流驅動控制開關開啟，增加了驅動電路的復雜性，限制了其應用范圍；而MOS柵控晶閘管（MCT）具有導通電阻低以及電壓控制的特點，使其在脈沖功率領域得到廣泛應用[6-8]。

但MCT器件在超高di/dt條件下放電時，器件柵氧化層極易損壞，本文針對MCT在超高di/dt條件下脈沖放電時器件的柵極失效問題進行研究，搭建測試平臺，通過仿真和測試分析回路中器件陰極電感對柵極與陰極之間電勢差的影響，建立柵極與陰極電勢差變化模型，分析并驗證模型中陰極電感和柵極串聯電阻在脈沖放電過程中對器件可靠性的影響。

2 MCT器件的失效分析

2.1 MCT的工作原理及測試電路

圖1是MCT器件的半元胞結構示意圖和等效電路圖，當柵極與陰極施加合適的反向偏置電壓時（VGK＜VTH(PMOS)），等效原理圖中PMOS開啟，此時陽極施加正向電壓，MCT結構中寄生PNP雙極型晶體管中的J3處于反偏狀態(tài)，較長的輕摻雜N型漂移區(qū)承受器件大部分的偏置電壓，器件處于關斷狀態(tài)；當柵極與陰極施加一定的正向偏置電壓時（VGK＞VTH(NMOS)），等效電路中NMOS開啟，PMOS關斷；寄生PNP晶體管和NPN晶體管均處于放大狀態(tài)，形成正反饋回路，MCT器件進入閂鎖狀態(tài)，導通壓降減小，電流密度增加[9-11]。

圖1 MCT器件半元胞結構示意圖和等效電路圖

圖2為MCT器件脈沖放電測試原理圖，關斷狀態(tài)時器件由信號發(fā)生器給柵極施加-5 V的反向電壓，電壓源（supply voltage）給電容C充電，實現電荷存儲；當信號源輸出+5 V電壓時，器件開啟，進行電導調制并迅速進入閂鎖狀態(tài)，電容存儲的電荷通過由MCT組成的回路釋放，完成一次脈沖放電過程。原理圖中，電阻R用來控制電壓源給電容的充電速度，羅姆線圈不接入放電回路，不影響回路的放電特性，用于捕捉脈沖放電時回路中的電流峰值的大小，同時可以測量脈沖周期，因該器件沒有反向導通能力，脈沖放電過程中由電流過沖產生的反向電流通過續(xù)流二極管D1泄放，L1和L2分別是放電回路中陽極和陰極的寄生電感；脈沖放電測試波形如圖3所示。

圖2 MCT器件脈沖放電測試原理圖

圖3 脈沖放電測試波形圖

2.2 MCT在脈沖放電過程中的失效分析

在800 V下單次或多次脈沖放電后，發(fā)現器件仍然具有一定耐壓，但是已無法開啟，將器件的陰極和柵極加掃描電壓陽極浮空，測試結果如圖4所示，柵極和陰極之間近似呈現短路狀態(tài)，在去封裝后的器件表面可以觀察到明顯的失效點。

圖4 失效器件柵極和陰極I-V特性

由圖5(a)可以看出，電流峰值同為2300 A左右，采用1 μF電容進行連續(xù)脈沖測試的器件并未發(fā)生失效的現象，可見柵極和陰極之間的短路失效并非由放電回路電流峰值過大發(fā)生熱燒毀引起的；在圖5(b)中，800 V下脈沖放電，柵極的波動電壓將近90 V，超過該器件柵氧化層80 V的臨近擊穿電壓，故器件柵極的失效是由柵極與陰極電壓過大造成的柵氧化層擊穿引起的；又由器件脈沖放電波形中（見圖3），柵極與陰極的電勢波動與器件的脈沖電流變化呈現相關性，器件在放電時，脈沖電流具有極高的變化率di/dt，推測造成器件柵極失效的電壓是由陰極寄生電感引起，陰極的感生電勢為：

式中L為陰極寄生電感L2。

圖5 不同電容下電流峰值和柵極電壓隨陽極電壓的變化

為驗證陰極電感的影響，采用二維器件模擬軟件medici對器件的脈沖放電過程進行仿真，分別仿真L2為0 nH和15 nH時的脈沖放電特性，為保證脈沖放電回路中總電感不變，當L2為0 nH時，L1取40 nH，L2為15 nH時，L1取25 nH，放電電壓設為1000 V。

圖6 柵極和陰極電壓隨時間變化圖

仿真結果如圖6所示，當陰極電感為0 nH時，在器件脈沖放電過程中，柵極與陰極之間的電壓幾乎不發(fā)生變化，當L2為15 nH時，柵極電壓最大可達75 V，陰極電壓最大可達160 V，柵極和陰極兩端電壓差為85 V，大于該器件柵氧化層的擊穿電壓，所以陰極電感的存在引起了器件在高di/dt情況下放電時柵極與陰極之間的電勢波動，進而造成了柵氧化層的擊穿，在放電過程中，di/dt的值是隨時間變化的，所以器件陰極的電壓也隨時間變化，檢測的柵極與陰極的電壓差也是隨時間變化的。

2.3 柵極與陰極電勢差變化模型

采用串聯分壓模型分析器件在放電過程中柵極與陰極的電勢差，等效電路如圖7所示，其中VIN為輸入柵極的控制信號的電壓，VG為器件柵極的電壓，VK為器件陰極的感生電勢，Rg為柵極串聯電阻，Zc為柵電容的復阻抗，VK為器件陰極的感生電勢，其具體值可由式（1）得出。

圖7 器件脈沖放電時柵極和陰極串聯分壓模型

由圖7可知，柵極與陰極之間電勢差VGK為：

帶入式（1）和Zc的值得出：

式中C是柵電容。

圖8 柵極和陰極電勢差與陰極電感的關系

在保持總回路電感為40 nH不變的情況下，進一步改變回路中的陰極電感L2，觀察柵極電流和陰陽極電壓差的變化，具體仿真結果如圖8所示。由仿真結果可知，隨著L2的增大，器件在陰極產生的感生電勢也會變大，柵極和陰極之間的電壓差也將變大，柵電容兩端的電壓變化也就越劇烈。

3 柵極驅動回路改進

3.1 減小陰極寄生電感

為了驗證上述仿真結果并優(yōu)化放電電路，保證放電回路中總導線長度不變以保證回路總電感不變，通過縮短回路中器件陰極導線的長度進而減小陰極電感，重新測試柵極與陰極之間的電壓，結果如圖9所示。器件在減小陰極電感的回路中，柵極和陰極的電壓差有明顯降低，器件在800 V下經過連續(xù)多次脈沖放電，仍能正常工作，測試結果與仿真結果一致，說明減小器件陰極回路電感可以有效降低柵極與陰極之間的電壓差，避免由于陰極感生電勢的影響造成器件失效。

圖9 減小陰極電感前后器件柵極與陰極電壓差隨陽極電壓的變化

3.2 增大柵極串聯電阻

由式3可以得出，在脈沖放電電路設計時，為了降低柵極和陰極之間的電勢差VGK，除了適當減小陰極回路中的寄生電感外，還可以通過增大柵極串聯電阻的方式來降低陰極感生電勢的影響。柵極串聯電阻對脈沖放電性能的影響如圖10所示。

圖10 柵極串聯電阻對器件脈沖放電性能的影響

由圖10可知，柵極串聯電阻可以有效降低器件在脈沖放電過程中柵極和陰極由于感生電勢影響產生的電壓波動，對放電回路的脈沖電流峰值和di/dt參數無明顯影響，但是在實際的器件測試電路應用中，過大的柵極串聯電阻會影響開啟柵極電壓對柵電容的充電速度，使器件的導通延遲增大，因此柵極和陰極之間的電勢差與器件的導通延遲時間存在折衷關系，在滿足系統對導通延遲時間要求的情況下應盡可能增大柵極串聯電阻。

4 結論

本文通過實驗和仿真分析了MOS柵控晶閘管在脈沖放電過程中柵極和陰極短路失效的現象，確定了在超高di/dt條件下，由于放電回路中陰極電感的存在產生感生電勢，增大柵極和陰極之間的電勢差是造成器件失效的主要原因，并建立柵極和陰極電勢差變化模型，確定了柵極和陰極電勢差與陰極寄生電感、柵電容、柵極串聯電阻以及脈沖放電過程中脈沖電流變化率di/dt之間的關系。較小陰極電感和適當增大柵極串聯電阻可有效提高MCT器件在脈沖放電時的可靠性。