FPGA多模式高效脈沖壓縮工程應(yīng)用

李 翱, 于 勇, 褚 超, 張振華

(北京遙測技術(shù)研究所，北京 100076)

0 引 言

現(xiàn)代雷達(dá)系統(tǒng)基于其多樣化的功能需求，往往根據(jù)不同的應(yīng)用場景，需要不同的參數(shù)設(shè)置，發(fā)射信號的脈寬與帶寬均存在差異，最終成像的場景范圍與分辨率亦有所不同。而作為目前大多數(shù)成像系統(tǒng)的基礎(chǔ)，脈沖壓縮模塊對于多工作模式的適應(yīng)性與可移植性就變得尤為重要。

在傳統(tǒng)的雷達(dá)成像機(jī)制中，脈沖壓縮技術(shù)已經(jīng)能夠在DSP上得到成熟地運用，但隨著雷達(dá)信號處理機(jī)處理要求的提高，通過DSP進(jìn)行脈沖壓縮在處理實時性上的局限性逐漸顯現(xiàn)出來。近年來隨著可編程門陣列(Field programmable gate array,FPGA)器件的快速發(fā)展以及雷達(dá)成像處理平臺小型化的趨勢，各科研單位開始采用FPGA逐步替代DSP實現(xiàn)脈沖壓縮功能，并在工程應(yīng)用上開始普及；但在實踐過程中仍然存在著資源消耗量與信號處理實時性，設(shè)計可靠性與應(yīng)用靈活度等一系列需要權(quán)衡的問題。多模式高效脈沖壓縮的難點主要在于保持較高信號處理實時性,同時仍能夠靈活地適應(yīng)各種工作場景的轉(zhuǎn)換需求；并且需要綜合考慮FPGA的使用效率，盡可能以較少的資源消耗來達(dá)到工程應(yīng)用目的。

本文將對FPGA多模式高效脈沖壓縮的設(shè)計方案與工程應(yīng)用效果進(jìn)行闡述。

1 脈沖壓縮基本原理

脈沖壓縮技術(shù)是雷達(dá)信號處理的關(guān)鍵技術(shù)之一。其在接收時采用相應(yīng)的匹配濾波方法以獲得較窄的脈沖信號，在獲取雷達(dá)回波信息的同時，能夠較好地解決距離分辨率與雷達(dá)脈沖峰值功率受限之間的矛盾[1-2]。

基于線性調(diào)頻信號的脈沖壓縮可以通過匹配濾波處理來實現(xiàn)，而匹配濾波的實現(xiàn)有時域卷積和頻域相乘兩種方法。由參考文獻(xiàn)[3]可知，理想條件下時域和頻域上匹配濾波輸出y(t)和Y(ω)可分別簡化為

(1)

式中：s(t)為時域輸入信號，S(ω)為s(t)對應(yīng)的頻域信號，S*(ω)為S(ω)的共軛信號，?為卷積運算符。由式(1)可知，時域上匹配濾波輸出為輸入信號與其鏡像函數(shù)的卷積，頻域上則為輸入信號頻譜與其復(fù)共軛值的乘積。

相較于時域上較為繁瑣的卷積運算處理，頻域脈沖壓縮法僅需進(jìn)行復(fù)數(shù)相乘運算，大大減少了運算量，降低了設(shè)計復(fù)雜度和資源開銷，便于硬件實現(xiàn)。因此，在工程實踐中，頻域脈沖壓縮法有更廣闊的應(yīng)用空間，其原理如圖1所示。

圖1 頻域脈沖壓縮原理圖Fig.1 The schematic diagram of frequency-domain pulse compression

2 多模式高效脈沖壓縮IP核的設(shè)計

1)FFT、IFFT模塊

FFT運算作為實現(xiàn)頻域脈沖壓縮的關(guān)鍵環(huán)節(jié)，其運算效果會對脈沖壓縮的信號質(zhì)量產(chǎn)生直接影響。為在保持FFT模塊靈活性的同時較好地節(jié)約資源，提高使用效率，本文采用圖2所示的基于乒乓工作機(jī)制的復(fù)式FFT結(jié)構(gòu)[4]以替代工程中普遍使用的Streaming I/O結(jié)構(gòu)，在保證信號實時處理能力的同時優(yōu)化了資源分配。

圖2 復(fù)式FFT結(jié)構(gòu)Fig.2 Compound FFT architecture

對于FFT與IFFT模塊，多工作模式下對其最大的影響因素是運算點數(shù)的改變，而雷達(dá)信號帶寬、脈沖寬度、采樣率等參數(shù)的改變并不會影響該模塊的工作方式。若各工作模式下FFT的運算點數(shù)相同，則FFT模塊的工作狀態(tài)可以固化通用。但雷達(dá)工作場景的變換往往伴隨著處理數(shù)據(jù)量的變化，從而導(dǎo)致FFT運算點數(shù)的更改。

本文復(fù)式FFT結(jié)構(gòu)中采用的基-4 FFT運算結(jié)構(gòu)均采用Xilinx FPGA中提供的FFT IP核實現(xiàn)[5]。該IP核中設(shè)置有專門的配置寄存器對IP核的相關(guān)工作狀態(tài)做出調(diào)整，其中對NFFT寄存器進(jìn)行更改，可以實現(xiàn)FFT運算點數(shù)的實時變更。因此可以根據(jù)雷達(dá)工作模式的變更狀態(tài)對NFFT寄存器進(jìn)行實時配置，以實現(xiàn)FFT模塊對多個工作模式的實時響應(yīng)。

2)參考函數(shù)模塊

在采用基于匹配濾波的頻域法實現(xiàn)線性調(diào)頻信號的脈沖壓縮處理時，其參考函數(shù)一般設(shè)置為匹配濾波器的頻域沖激響應(yīng)。為方便在數(shù)字信號處理器件上實時生成參考函數(shù)，可以根據(jù)駐定相位原理和近似量化處理得到參考函數(shù)的量化表達(dá)式[4,6]：

S(n)=

(2)

式中：n為整數(shù)，β為信號帶寬，τ為信號脈沖寬度，F(xiàn)s為信號的采樣率，N為脈沖壓縮處理點數(shù)。

在雷達(dá)系統(tǒng)工作模式趨于多樣化，其發(fā)射信號特征趨于復(fù)雜化的應(yīng)用背景下，采用以相位作為地址，對函數(shù)幅值表進(jìn)行實時動態(tài)提取的查表法來生成參考函數(shù)比cordic算法等現(xiàn)有方法更有優(yōu)勢[4]；且相較于將完整參考函數(shù)直接固化存入ROM的方法[7-9]和借助外部接口對參考函數(shù)進(jìn)行實時更新等方式[10]，實時查表法在硬件實現(xiàn)上也更為靈活高效、簡潔可靠。

圖3 查表法原理圖Fig.3 The schematic diagram of LUT method

圖4 參考函數(shù)生成流程圖Fig.4 The flow diagram of generating reference function

3)復(fù)數(shù)乘法器

在工作模式變換過程中，為方便數(shù)據(jù)處理，各模式的數(shù)據(jù)位寬往往是統(tǒng)一固定的。因此在多模式工作環(huán)境下復(fù)數(shù)乘法器的設(shè)置往往可以保持不變以實現(xiàn)共用。由此可得出多模式脈沖壓縮模塊處理結(jié)構(gòu)如圖5所示。從圖5可以看出，多模式脈沖壓縮模塊共有兩組數(shù)據(jù)流，一組是雷達(dá)回波信號，用于進(jìn)行脈沖壓縮處理，在圖中用實線表示；另一組是工作模式及相關(guān)參數(shù)，用于對各處理模塊的工作狀態(tài)進(jìn)行配置，在圖中用虛線表示。基于此處理機(jī)制，對其進(jìn)行IP核封裝。

圖5 多模式脈沖壓縮模塊結(jié)構(gòu)圖Fig.5 Diagram of pulse compression module with multiple working modes

Vivado軟件平臺為用戶自主進(jìn)行IP核的設(shè)計與封裝提供了平臺與工具，設(shè)計者可以根據(jù)自己的需求將具有特定功能的FPGA代碼模塊進(jìn)行封裝處理，如此既能使源代碼得到保護(hù)，又能讓模塊移植變得更加簡便高效。

本節(jié)以Vivado軟件為處理平臺，根據(jù)參考文獻(xiàn)[11]中相關(guān)處理步驟，對多模式脈沖壓縮模塊進(jìn)行封裝得到IP核。該IP核總共可設(shè)置9種工作模式，以滿足系統(tǒng)多工作模式需求，并對脈沖壓縮處理點數(shù)和相位系數(shù)進(jìn)行了參數(shù)化設(shè)計；設(shè)計者可以根據(jù)不同工作環(huán)境的需要，對每種模式的脈沖壓縮點數(shù)和相位參數(shù)進(jìn)行單獨修改，以滿足不同成像場景的需求，這體現(xiàn)了其在不同平臺間復(fù)用與移植的可行性與使用的靈活性。此外，可以根據(jù)實際應(yīng)用情況對該IP核進(jìn)行版本升級，擴(kuò)充工作模式配置數(shù)量，以滿足更多的應(yīng)用需求?；赩ivado軟件平臺的多模式脈沖壓縮IP核資源消耗情況如表1所示。

表1 多模式脈沖壓縮IP核資源消耗統(tǒng)計Table 1 The resource utilization summary of pulse compression IP core with multiple working modes

3 多模式高效脈沖壓縮功能的硬件驗證

為了更加貼近實際應(yīng)用，本文在多模式脈沖壓縮IP核的基礎(chǔ)上加入預(yù)處理、AD采集等模塊構(gòu)建了一個多模式脈沖壓縮小型系統(tǒng)用于功能測試，其結(jié)構(gòu)如圖6所示。平臺上配有一塊AD采集芯片用于回波信號的采集與傳輸；一塊Xilinx Virtex-7 FPGA芯片用于包括數(shù)字下變頻和數(shù)字濾波抽取在內(nèi)的信號預(yù)處理以及多模式脈沖壓縮功能的實現(xiàn)，其脈沖壓縮結(jié)果通過FPGA傳輸至成像卡DSP進(jìn)行后續(xù)成像處理。其間，主控卡通過板間接口將當(dāng)前工作模式及關(guān)鍵系統(tǒng)參數(shù)傳輸至FPGA模式控制模塊中，模式控制模塊根據(jù)相關(guān)參數(shù)對預(yù)處理和脈沖壓縮模塊進(jìn)行配置從而實現(xiàn)系統(tǒng)在各工作模式之間的轉(zhuǎn)換。

基于以上平臺，本文對5種工作模式進(jìn)行了測試，各模式發(fā)射信號帶寬范圍包含78 MHz至800 MHz，脈沖壓縮處理點數(shù)包含8192點至32768點，測試信號的輸入重頻為3 kHz。各模式脈沖壓縮測試結(jié)果如圖7所示。圖下標(biāo)注N表示脈沖壓縮處理點數(shù)，B表示信號帶寬。各圖橫坐標(biāo)為處理樣本點數(shù)，縱坐標(biāo)為信號歸一化幅值，單位dB。

圖6 多模式脈沖壓縮系統(tǒng)結(jié)構(gòu)圖Fig.6 Diagram of pulse compression system with multiple working modes

從各模式測試結(jié)果可以得出，該脈沖壓縮系統(tǒng)具備在3 kHz處理重頻條件下，對多工作模式，多脈沖壓縮處理點數(shù)，不同帶寬的信號進(jìn)行脈沖壓縮實時處理的能力。各模式脈沖壓縮結(jié)果底噪均低于-60 dB，符合實際工程應(yīng)用需求。

隨著FPGA芯片工藝的迅速發(fā)展，其高效并行的處理機(jī)制、豐富的邏輯與運算資源令FPGA在數(shù)字信號處理領(lǐng)域發(fā)揮越來越重要的作用；而FPGA使用靈活、可反復(fù)燒寫、容量大、速度快等優(yōu)勢也使得其在衛(wèi)星和空間設(shè)備上有很高的應(yīng)用價值，在航天領(lǐng)域有廣泛的應(yīng)用前景[12-13]。基于FPGA脈沖壓縮的雷達(dá)成像技術(shù)也逐步從機(jī)載、彈載平臺向星載平臺發(fā)展，可應(yīng)用于對地監(jiān)測、資源普查、目標(biāo)搜索等。

圖8 雷達(dá)成像結(jié)果Fig.8 Radar image

圖8為某航天項目飛行試驗中對地場景成像結(jié)果。該試驗在距離向處理中采用了基于FPGA多模式高效脈沖壓縮技術(shù)，充分利用了FFT IP核與基于查表法的實時參考函數(shù)，能夠適應(yīng)不同成像場景下的大點數(shù)脈沖壓縮處理，提高了雷達(dá)成像處理實時性。該場景下成像分辨率為1 m，從圖中可以清晰觀測到地面場景(農(nóng)田、湖泊、公路等)。

4 結(jié) 論

本文通過研究雷達(dá)信號脈沖壓縮原理，針對現(xiàn)代雷達(dá)系統(tǒng)功能需求多樣化、信號處理數(shù)據(jù)量大的特點，提出一種基于FPGA處理平臺的多模式高效脈沖壓縮方式。本文采用了復(fù)式FFT結(jié)構(gòu)，既滿足工程應(yīng)用對于信號處理實時性的要求，又減少了資源消耗，并充分利用FFT IP核可配置的特點對多工作模式進(jìn)行響應(yīng)；采用查表法生成參考函數(shù)，并通過對各工作模式下相位系數(shù)進(jìn)行參數(shù)化處理，既保證了多模式工作背景下，信號處理的實時性，又保持了參數(shù)修改的靈活性；對脈沖壓縮模塊進(jìn)行了可配置的IP核封裝處理，使其既能適應(yīng)多工作模式實用需求，又能夠便利地進(jìn)行移植和復(fù)用。經(jīng)試驗驗證，本文研究成果在采用脈沖壓縮信號體制的小型化、低成本處理平臺上具有較大的應(yīng)用價值。

參 考 文 獻(xiàn)

[1] 劉少強，姜軍.基于FPGA的線性調(diào)頻信號脈沖壓縮設(shè)計[J].國外電子測量技術(shù),2017,36(4):44-47.[Liu Shao-qiang, Jiang Jun. Design of linear frequency modulation signals pulse compression based on FPGA[J].Foreign Electronic Measurement Technology, 2017,36(4):44-47.]

[2] Tian H S, Chang W G, Li X Y. An improved method for the real-time pulse compression based on FPGA[C].The 8th International Congress on Image and Signal Processing, Shenyang ,China, October 14-16,2015.

[3] 丁鷺飛，耿富錄，陳建春.雷達(dá)原理[M].北京：電子工業(yè)出版社，2014.

[4] 李翱，于勇，褚超，等.基于FPGA的高效脈沖壓縮工程應(yīng)用研究[J].遙測遙控,2017,38(2):13-21.[Li Ao ,Yu Yong, Chu Chao, et al. Engineering application research of efficient pulse compression technology based on FPGA[J].Journal of Telemetry, Tracking and Command, 2017,38(2):13-21.]

[5] Xilinx, Inc. Fast Fourier transform v 9.0 product guide [EB/OL]. 2017[2017]. https://www.xilinx.com/support/docum-entation/ip_documentation/xfft/v9_0/pg109-xfft.pdf.

[6] Richarsd M A.雷達(dá)信號處理基礎(chǔ)[M]. 邢孟道，王彤，李真芳，等譯.北京：電子工業(yè)出版社，2008.

[7] Fu N, Wang Y, Xu H, et al. Method of LFM pulse compression implementation based on FPGA[C].The 11th International Conference on Electronic Measurement & Instruments, Harbin, China，August 16-19,2013.

[8] 王靜，朱劍，杜科.寬帶正交解調(diào)和脈沖壓縮優(yōu)化處理及FPGA實現(xiàn)[J].制導(dǎo)與引信,2015,36(1)：23-28.[Wang Jing, Zhu Jian, Du Ke. Optimization processing and FPGA implementation of wideband demodulation and pulse compression[J].Guidance and Fuze,2015，36(1)：23-28.]

[9] Vikram T, Amit K V, Paramananda J,et al.Design and implementation of FPGA based digital pulse compression via fast convolution using FFT-OS method[C]. International Conference on Microwave, Optical and Communcation Engineering, IIT Bhubaneswar, India, December 18-20,2015.

[10] 顧峰，戴健.一種基于FPGA的頻域脈沖壓縮處理器的實現(xiàn)[J]．艦船電子對抗，2016，39(4)：105-109.[Gu Feng，Dai Jian.Realization of a pulse compression processor in frequency domain based on FPGA[J].Shipboard Electronic Counter Measure，2016，39(4)：105-109.]

[11] 何賓.Xilinx FPGA權(quán)威設(shè)計指南—Vivado2014集成開發(fā)環(huán)境[M].北京：電子工業(yè)出版社，2015.

[12] 顧義坤，倪風(fēng)雷，劉宏.Xilinx FPGA自主配置管理容錯設(shè)計研究[J].宇航學(xué)報,2012,33(10):1519-1527.[Gu Yi-kun,Ni Feng-lei, Liu Hong. Fault-tolerance design of Xilinx FPGA with self-hosting configuration management[J]. Journal of Astrona-utics, 2012,33(10):1519-1527.]

[13] 侯建文，張愛兵，鄭香脂，等.FPGA 單粒子翻轉(zhuǎn)事件在軌探測研究[J].宇航學(xué)報,2014,35(4):454-458.[Hou Jian-wen,Zhang Ai-bing,Zheng Xiang-zhi,et al.Research on in-orbit detection of SEU of FPGA[J].Journal of Astronautics,2014,35(4):454-458.]