基于AD9164的小型化設(shè)備研究與實現(xiàn)

王 玨

（中國電子科技集團(tuán)公司 第二十研究所，陜西 西安 710068）

0 引 言

在傳統(tǒng)無線電系統(tǒng)中，收發(fā)信道混頻時使用的本振信號采用模擬器件搭建或者使用現(xiàn)有的快跳本振模塊，無論采用哪種設(shè)計方案，電路在重量、體積、功耗上都無法滿足小型化、輕量化的設(shè)計要求。現(xiàn)有設(shè)備射頻信號的產(chǎn)生方案是先將基帶信號變頻到中頻，通過混頻電路進(jìn)行變頻，搭配相應(yīng)的濾波電路產(chǎn)生射頻信號，因此控制時序比較復(fù)雜[1]。隨著芯片技術(shù)的發(fā)展，完全可以使用捷變頻芯片代替?zhèn)鹘y(tǒng)的設(shè)計方案，不僅可以減小設(shè)備體積、重量，且可有效降低功耗。

本文提出一種基于AD9164芯片的小型化設(shè)備設(shè)計及實現(xiàn)方案，并給出實現(xiàn)方法，在保證性能指標(biāo)與原有設(shè)備相比不下降的前提下，可使設(shè)備的重量、體積及功耗明顯下降，且整個系統(tǒng)的控制時序得到簡化。

1 AD9164芯片簡介

AD9164是高性能16位數(shù)模轉(zhuǎn)換器（DAC）和直接數(shù)字頻率合成器（DDS），支持最高達(dá)6 GSPS更新速率，支持最高24倍內(nèi)插[2]。DAC的內(nèi)核基于一個四通道開關(guān)結(jié)構(gòu)，并配合2倍的插值濾波器，使DAC的有效更新速率在某些模式下高達(dá)12 GSPS[3]；而DDS由一組32個32 bit數(shù)控振蕩器（NCO）組成，每一個均包含相位累加器，在基帶模式下可輸出的頻率范圍為DC～2.5 GHz，在NRZ模式下可輸出的頻率范圍為DC～6 GHz，在Mix模式下可輸出的頻率范圍為1.5～7.5 GHz。結(jié)構(gòu)框圖如圖1所示。

AD9164采用8通道JESD204B接口接收數(shù)據(jù)[4]，其結(jié)構(gòu)如圖2所示。

AD9164可采用兩種方式產(chǎn)生單頻信號，即NCO only模式和NCO基帶直流模式。NCO only模式只需提供所需頻率對應(yīng)的頻率控制字就可產(chǎn)生相應(yīng)的單頻信號，產(chǎn)生方法比較簡單，在該模式下芯片相當(dāng)于一個DDS；NCO基帶直流模式則需同時提供頻率控制字和基帶數(shù)據(jù)才可產(chǎn)生相應(yīng)的單頻信號（其實質(zhì)是在芯片內(nèi)部對數(shù)據(jù)流進(jìn)行上變頻處理），該模式可直接將基帶信號變頻到射頻輸出。兩種模式的頻率控制字都為48 bit，計算方式為：

FTW[47：0]=（f/fdac）×248

式中： f為所需產(chǎn)生的頻率，單位為MHz； fdac為DAC采樣頻率，單位為MHz。

圖1 AD9164結(jié)構(gòu)框圖

圖2 AD9164 JESD204B接口

根據(jù)AD9164官方手冊，切換到NCO only模式需要改動INTERP_MODE寄存器（地址0x110），而改變該寄存器需將JESD204B高速鏈路進(jìn)行復(fù)位。因此，從NCO only模式切換到NCO基帶直流模式時，會重新經(jīng)歷JESD204B高速鏈路建立鏈接的過程，該過程需花費近2.5 ms時間。在NCO基帶直流模式下，更換頻率碼及IQ數(shù)據(jù)，無需復(fù)位JESD204B高速鏈路，整個穩(wěn)定時間在納秒級。

2 系統(tǒng)設(shè)計方案與實現(xiàn)

整個系統(tǒng)由FPGA，AD9164及收發(fā)信道三部分組成[5]，設(shè)計框圖如圖3所示。

2.1 FPGA算法設(shè)計

該部分主要完成AD9164初始化配置、收發(fā)狀態(tài)切換控制、收發(fā)頻率控制字產(chǎn)生及配置、收發(fā)IQ數(shù)據(jù)產(chǎn)生及數(shù)據(jù)到JESD204B鏈路的映射。FPGA控制流程如圖4所示。

在本系統(tǒng)中，接收過程只需AD9164產(chǎn)生單頻信號，因此采用NCO only模式比較方便。發(fā)射過程需要使用AD9164內(nèi)部上變頻器產(chǎn)生所需頻率范圍的MSK信號，因此需要同時設(shè)置頻率控制字和發(fā)射數(shù)據(jù)，只能采用NCO基帶直流模式。系統(tǒng)收發(fā)鏈路的建立時間要求為微秒級，而AD9164兩種模式的切換時間為毫秒級，遠(yuǎn)遠(yuǎn)超過系統(tǒng)收發(fā)切換所需時間，因此，在本方案中收發(fā)過程都采用NCO基帶直流模式。當(dāng)處于接收過程時，F(xiàn)PGA提供頻率控制字和I路數(shù)據(jù)（固定值0x7FFF，Q路為0x0000）；當(dāng)處于發(fā)射過程時，F(xiàn)PGA提供頻率控制字和IQ正交數(shù)據(jù)。

通過AD9164初始化模塊配置AD9164為2 lanes，24倍內(nèi)插模式，內(nèi)核采樣速率為5.76 GHz，初始頻率控制字為0x2AAA_AAAA_AAAB。

圖3 系統(tǒng)設(shè)計框圖

2.2 AD9164數(shù)字電路設(shè)計

AD9164電路如圖5所示見59頁。

2.3 收發(fā)信道模擬電路及本振源電路設(shè)計

收發(fā)信道模擬電路及本振源電路圖如圖6所示。

圖4 FPGA控制流程圖

圖6 收發(fā)信道模擬電路及本振源電路設(shè)計示意圖

3 測試驗證

對采用該設(shè)計方案所生產(chǎn)設(shè)備的發(fā)射功率、發(fā)射頻譜及接收動態(tài)范圍進(jìn)行測試，發(fā)射頻譜測試結(jié)果如圖7所示。

圖7 發(fā)射頻譜圖

接收動態(tài)范圍按照原指標(biāo)進(jìn)行仍能滿足要求。相對于原設(shè)備指標(biāo)，新設(shè)備的發(fā)射頻譜及接收動態(tài)范圍性能并未下降，但是在重量、體積、功耗方面大幅度減少。

4 結(jié) 語

本文提出了基于AD9164芯片的數(shù)字化本振設(shè)計及射頻直發(fā)設(shè)計方案，給出了具體實現(xiàn)方法，并在設(shè)備上完成了該方案的驗證。在保持性能指標(biāo)不降低的情況下，有效減輕了設(shè)備的重量、體積及功耗，結(jié)合動態(tài)功耗管理技術(shù)可進(jìn)一步降低設(shè)備功耗，為以后設(shè)備的小型化、輕量化設(shè)計提供了新的設(shè)計思路和實現(xiàn)方法，應(yīng)用前景廣闊。

圖5 AD9164電路圖

[1] 佚名.北斗一體化導(dǎo)航模塊終端的設(shè)計實現(xiàn)[J].電子世界，2011（5）：60-61.

[2] 佚名.ADI AD9164高性能16位DAC和DDS解決方案[J].世界電子元器件，2016（8）：1-2.

[3] MKT H S .高速轉(zhuǎn)換器的關(guān)鍵性能，將從三個方面改變世界[OL].https：//ezchina.analog.com/thread/16507.

[4] JESD204串行接口和JEDEC標(biāo)準(zhǔn)數(shù)據(jù)轉(zhuǎn)換器[OL].http：//www.analog.com/cn/applications/landing-pages/001/jesd204-serialinterface-jedec-standard-data-converters.html.

[5] 楊秀增.基于FPGA的DDS信號源設(shè)計[J].電子設(shè)計工程，2009，17（11）：7-8.

[6] 鄧岳平，肖鐵軍基于FPGA的并行DDS信號發(fā)生器的設(shè)計與實現(xiàn)[J].計算機(jī)工程與設(shè)計，2011，32（7）：2319-2323.

[7] 張峰，王站江.基于JESD204協(xié)議的AD采樣數(shù)據(jù)高速串行傳輸[J].電訊技術(shù)，2014，54（2）：174-177.

[8] 冉焱，席鵬飛.基于JESD204協(xié)議的高速串行采集系統(tǒng)[J].電子科技，2015，28（5）：17-19.